ПРИБОР ДЛЯ РЕЙТИНГОВОЙ ОЦЕНКИ УРОВНЯ ГОТОВНОСТИ К ИННОВАЦИОННОЙ ДЕЯТЕЛЬНОСТИ Российский патент 2015 года по МПК G09B7/00 

Изобретение относится к вычислительной технике, в частности к устройствам психологического моделирования действий лиц, вовлеченных в практически важные ситуации, с последующей оценкой этих действий, к области испытаний профессиональной пригодности и связанному с ними обучению, к области психометрических измерений интеллекта, проводимых в психологии. Устройство может использоваться для проведения индивидуальных экспресс-тестов профессиональной пригодности в условиях отсутствия ресурсов для более полного и точного оценивания уровня готовности личности к инновационной деятельности в практически важных ситуациях, а также при формировании команд для эффективного решения узкоспециализированных наукоемких творческих задач.

Известна автоматизированная система для обучения и контроля знаний (Патент RU № 2110095 C1 G09B 7/00), выполненная на базе персонального компьютера, состоящая из пульта управления, устройства ввода ответов и реакций обучаемого, блоков ввода информации, дешифратора управляющих сигналов, буфера данных, устройства управления и синхронизации, счетчика адреса, блока памяти, цифроаналогового преобразователя и аналогового мультиплексора.

Известное устройство позволяет использовать информационную стимуляцию на субсенсорном уровне восприятия в процессе ускоренного индивидуального обучения и контроля знаний.

Недостатком аналога является громоздкость и относительно высокая стоимость одного рабочего места из-за использования в качестве базы персонального компьютера.

Известна также система тестирования «Телетестинг» (RU 2186423 C2, G09B 7/00), предназначенная для проверки объема и качества знаний при дистанционном обучении, при заочном автоматизированном определении профпригодности, при организационно-управленческом, профориентационном и индивидуально-личностном консультировании, а также при аттестационном контроле кадрового состава предприятий. Система базируется на компьютерных сетевых информационных технологий и включает в себя блоки подготовительных модулей, модули тестирования, телекоммуникационные модули и модули анализа и обработки.

Известное устройство позволяет реализовать дистанционное одновременное тестирование множества испытуемых, находящихся территориально в различных местах и обеспечивает секретность тестовых заданий для повышения достоверности получаемых результатов.

Недостатком данного аналога является относительная сложность системы и высокая стоимость одного рабочего места, необходимость разработки специального программного обеспечения для подсчета тестовых баллов в процессе телекоммуникации.

Наиболее близким аналогом (прототипом) по своей технической сущности заявленному устройству является прибор контроля знаний (RU 2110096 C1, G09B 7/07), включающий в себя несколько пультов тестирования учащихся, преобразователи угла поворота в код, блок двухпозиционных датчиков, пульт управления прибора, электрическую схему формирования оценок, табло и источник электропитания.

Схема прототипа позволяет использовать его для экспресс-тестинга испытуемых, существенно снизить при этом стоимость одного рабочего места.

Однако устройство-прототип имеет недостатки:

1. Зависимость конструкции прибора от количества и сложности проводимых тестов. В связи с этим для проведения комплексной оценки испытуемого при большом количестве гетерогенных тестовых заданий, требуется пропорциональное усложнение конструкции прибора (сложность масштабирования);

2. Необходимость централизованного управления приборами для задания ключей к тестам и управления процессом тестирования;

Целью изобретения является разработка устройства тестирования, обеспечивающего оперативную рейтинговую оценку уровня инновационного интеллекта в группах испытуемых, упрощение масштабирования в соответствии с требуемым количеством испытуемых за счет использования автономных пультов тестирования для подгрупп испытуемых, децентрализации управления процессом тестирования за счет применения технологии микропрограммных автоматов, возможность применения гетерогенных тестовых заданий с большим количеством вопросов различной сложности и вариантов ответов за счет использования оперативных запоминающих устройств.

Заявленное устройство расширяет арсенал средств данного назначения. Поставленная цель достигается тем, что в известное устройство тестирования, содержащее блок датчиков, D-разрядный, где D≥2 информационный выход которого подключен к D-разрядному информационному входу блока кодирования ответов (БКО), блок вычисления частных показателей (БВЧП), шестой управляющий выход которого подключен к первому управляющему входу блока индикации (БИ), а N-разрядный, где N≥2 управляющий вход БВЧП подключен к N-разрядному управляющему выходу блока управления 1, P-разрядный, где P≥2, информационный вход которого подключен к P-разрядному управляющему выходу блока датчиков (БД), шестой и четвертый управляющие выходы которого подключены соответственно к третьему и первому управляющим входам блока управления, K-разрядный и M-разрядный, где K≥2 и M≥2 информационные выходы блока управления подключены соответственно к K-разрядному информационному входу блока кодирования ответов (БКО) и к M-разрядному информационному входу БИ, дополнительно введены блок синхронизации, блок предварительных подсчетов баллов (БППБ), блок вычисления обобщенного показателя (БВОП), блок выбора членов коллектива (БВЧК), блок оценки ролевой функции (БОРФ) и блок рейтинговых оценок (БРО). Второй управляющий вход БРО подключен к второму управляющему выходу БД. Четвертый, пятый и шестой синхронизирующие входы БРО подключены соответственно к десятому, одиннадцатому и двенадцатому синхронизирующим выходам блока синхронизации. Восьмой, H-разрядный девятый и десятый управляющие входы БРО подключены соответственно к одиннадцатому, H-разрядному двенадцатому и тринадцатому управляющим выходам блока управления. O-разрядный, где O≥2, седьмой информационный выход БРО подключен к O-разрядному шестому информационному входу БИ. S-разрядный, где S≥2, информационный вход БОРФ подключен к S-разрядному информационному выходу БВЧП. Четвертый трехразрядный информационный выход БОРФ подключен к четвертому информационному входу БИ. Первый информационный вход БВЧК подключен к шестому информационному выходу БВЧП. Третий и четвертый информационные выходы БВЧК подключены соответственно к второму и третьему информационным входам БИ. S-разрядный информационный вход БВОП подключен к S-разрядному информационному выходу БВЧП. Третий, четвертый и пятый синхронизирующие входы БВОП подключены соответственно к седьмому, восьмому и девятому синхронизирующим выходам блока синхронизации. S-разрядный седьмой управляющий вход блока вычисления обобщенного показателя подключен к S-разрядному управляющему выходу блока управления. S-разрядный информационный выход БВОП подключен к S-разрядным информационным входам БИ и БРО. S-разрядные первый информационный вход и пятый информационный выход БППБ подключены соответственно к S-разрядным информационным выходу БКО и входу БВЧП. S-разрядный шестой вход БППБ подключен к S-разрядному пятому управляющему выходу БУ. Второй и третий синхронизирующие входы БППБ подключены соответственно к третьему и четвертому синхронизирующим выходам БС. Второй синхронизирующий выход БС подключен к синхронизирующему входу БКО. Пятый синхронизирующий выход БС подключен к второму синхронизирующему входу БВЧП. Шестой выход БС подключен к четвертому и третьему синхронизирующим входам соответственно БППБ и БВЧП, а также к второму синхронизирующему входу БВЧК. Тринадцатый выход БС подключен к второму синхронизирующему входу БВОП и седьмому синхронизирующему входу БИ. Седьмой управляющий выход БУ подключен к пятому и второму управляющим входам соответственно БВЧК и БОРФ. P-разрядный восьмой управляющий выход БУ подключен к P-разрядному третьему управляющему входу БОРФ. Четырнадцатый управляющий выход и пятнадцатый управляющий вход БУ подключены соответственно к пятнадцатому управляющему входу и четырнадцатому выходу БС. Первый управляющий выход БД подключен к первым управляющим входам БС и БРО, а также к восьмому управляющему входу БИ. Блок синхронизации и блок управления снабжены соответственно F-разрядным, где F≥2 и W-разрядным, где W≥2, шинами исходных данных синхронизации и управления соответственно.

БППБ состоит из включенных каскадно по S-разрядному информационному сигналу первого накапливающего сумматора, делителя, умножителя и второго накапливающего сумматора, первого и второго элементов «ИЛИ». S-разрядные информационные вход первого и выход второго накапливающих сумматоров являются соответственно S-разрядными информационными входом и выходом БППБ. Синхронизирующий вход делителя является вторым синхронизирующим входом БППБ. Вторые входы умножителя и первого элемента «ИЛИ» объединены и являются третьим синхронизирующим входом БППБ. Третьи входы первого и второго накапливающих сумматоров подключены к выходам соответственно первого и второго элементов «ИЛИ». Второй вход второго элемента «ИЛИ» является четвертым синхронизирующим входом БППБ. Четвертый S-разрядный управляющий вход делителя и объединенные третьи входы первого и второго элемента «ИЛИ» являются соответственно, S-разрядным седьмым и шестым управляющими входами БППБ.

Блок вычисления обобщенного показателя состоит из каскадно включенных по S-разрядному информационному сигналу умножителя, накапливающего сумматора, вычислителя квадратного корня и делителя. Первый S-разрядный информационный вход умножителя и третий S-разрядный информационный выход делителя являются соответственно S-разрядными информационными входом и выходом БВОП. Четвертый S-разрядный управляющий вход делителя является седьмым S-разрядным управляющим входом БВОП. Синхронизирующие вход умножителя, вход вычислителя квадратного корня и вход делителя являются соответственно третьим, четвертым и пятым синхронизирующими входами БВОП. Управляющий вход накапливающего сумматора является вторым управляющим входом БВОП.

Блок синхронизации состоит из генератора тактовых импульсов, триггерного ключа, демультиплексора, счетчика тактовых импульсов, компаратора, счетчика адреса, регистра памяти, элемента задержки и элемента «ИЛИ». Информационный выход компаратора подключен к входу «Стоп» триггерного ключа и через элемент задержки к информационному входу счетчика адреса. D-разрядные, где D≥2, первый и второй информационные входы компаратора подключены соответственно к D-разрядным информационным выходу счетчика тактовых импульсов и выходу регистра памяти. R-разрядный, где R≥2, управляющий выход счетчика адреса подключен к R-разрядным управляющим входам регистра памяти и демультиплексора. Информационный выход триггерного ключа подключен к информационному входу счетчика тактовых импульсов и информационному входу демультиплексора. Выход генератора тактовых импульсов подключен к первому информационному входу триггерного ключа. Управляющий вход «Старт» триггерного ключа подключен к выходу элемента «ИЛИ». Девятый вход элемента «ИЛИ» является пятнадцатым управляющим входом БС. Информационные выходы с 3-го по 14-й демультиплексора являются соответственно синхронизирующими выходами со 2-го по 13-й БС. Четвертый, шестой, восьмой, девятый, одиннадцатый, двенадцатый и тринадцатый информационные выходы демультиплексора подключены соответственно к второму, третьему, четвертому, пятому, шестому, седьмому и восьмому входам элемента «ИЛИ». Информационный выход компаратора является четырнадцатым управляющим выходом БС. Входы «Установка нуля» счетчика тактовых импульсов и счетчика адреса объединены и являются первым управляющим входом БС. D-разрядный информационный выход и R-разрядный адресный вход, а также разрешающий запись второй вход регистра памяти образуют F-разрядную шину исходных данных блока синхронизации, где F=D+R+1.

Блок выбора членов коллектива состоит регистра сдвига, мажоритарного элемента, элемента «И» и трех инвертирующих элементов. Третий, четвертый и пятый информационные выходы регистра сдвига подключены через инвертирующие элементы соответственно к первому, второму и третьему информационным входам мажоритарного элемента и к первому, второму и третьему входам элемента «И». Первый информационный вход регистра сдвига является первым информационным входом БВЧК. Второй и шестой управляющие входы регистра сдвига являются соответственно вторым и мятым управляющими входами БВЧК. Четвертые информационные выходы элемента «И» и мажоритарного элемента являются соответственно третьим и четвертым информационными выходами БВЧК.

Блок оценки ролевой функции состоит из регистра памяти, первого, второго и третьего компараторов двоичных чисел. Второй информационный выход регистра памяти подключен к первому информационному входу первого компаратора и третьему информационному входу третьего компаратора. Третий информационный выход регистра памяти подключен к третьему информационному входу первого компаратора и первому информационному входу второго компаратора. Четвертый информационный выход регистра памяти подключен к третьему информационному входу второго компаратора и первому информационному входу третьего компаратора. Первый S-разрядный информационный вход регистра памяти является первым информационным входом БОРФ. Пятый и P-разрядный шестой управляющие входы регистра памяти являются соответственно вторым и P-разрядным третьим управляющими входами БОРФ. Информационные выходы первого, второго и третьего компараторов образуют четвертый трехразрядный информационный выход БОРФ.

Блок рейтинговых оценок состоит из счетчика адреса, первого и второго регистров памяти, компаратора, счетчика импульсов и V-5 линейных рекуррентных регистров. Вторые информационные входы линейных рекуррентных регистров подключены к V-разрядному информационному выходу первого регистра памяти. Третьи информационные выходы линейных рекуррентных регистров подключены к V-разрядному третьему информационному входу компаратора. Информационный выход компаратора подключен к четвертым управляющим входам линейных рекуррентных регистров и к первому информационному входу счетчика импульсов. G-разрядный, где G≥2, информационный выход счетчика импульсов подключен к G-разрядному информационному входу второго регистра памяти. I-разрядный, где I≥2 информационный выход счетчика адреса подключен к I-разрядным управляющим входам первого и второго регистров памяти. Первый информационный вход счетчика адреса является вторым информационным входом БРО. Третий управляющей вход счетчика адреса является восьмым управляющим входом БРО. Второй и S-разрядный четвертый входы первого регистра памяти являются соответственно четвертым синхронизирующим и третьим информационным входами БРО. I-разрядный выход счетчика адреса и G-разрядный выход второго регистра памяти образуют седьмой O-разрядный, где O≥2, информационный выход БРО. Третий управляющий вход второго регистра памяти и первый информационный вход счетчика адреса объединены и являются шестым управляющим входом БРО. Шестые синхронизирующие входы линейных рекуррентных регистров объединены и являются пятым синхронизирующим входом БРО. Пятые управляющие входы линейных рекуррентных регистров объединены и являются десятым синхронизирующим входом БРО. Управляющие входы с седьмого по m-тый линейных рекуррентных регистров образуют H-разрядный, где H=(m-5)(V-5), девятый управляющий вход БРО. Первые управляющие входы линейных рекуррентных регистров, пятый управляющий вход первого, четвертый управляющий вход второго регистров памяти и второй управляющий вход счетчика импульсов объединены и являются первым управляющим входом БРО.

Указанные в формуле изобретения буквенные обозначения имеют следующий смысл:

S - количество разрядов кода, соответствующего максимальному количеству баллов, начисляемых за решение одного тестового задания.

P - количество разрядов кода, соответствующего максимальному количеству тестовых заданий.

D - количество разрядов кода, соответствующего максимальному количеству вопросов в тестовом задании.

M - количество разрядов кода, отражающего максимальный объем данных одного тестового задания.

R - количество разрядов адресного входа дешифратора БС (в рассматриваемом случае R≥3).

V - количество разрядов кода, соответствующего максимальному значению обобщенного показателя интеллекта.

Q - количество разрядов кода, соответствующего количеству оцениваемых частных показателей интеллекта (в рассматриваемом случае Q≥3).

U - количество разрядов, соответствующее разрядности управляющих входов графического жидкокристаллического индикатора.

I - количество разрядов двоичного кода, соответствующее максимальному количеству испытуемых.

H - количество разрядов двоично-десятичного кода, соответствующего максимальному количеству испытуемых.

G - количество разрядов двоичного кода, соответствующего максимальному значению рейтинга.

F - разрядность шины исходных данных в блок синхронизации.

W - разрядность шины исходных данных в блок управления.

Z - количество разрядов двоичного кода, необходимое для отображения на сегментных жидкокристаллических индикаторах соответствующих значений обобщенного показателя, номера по порядку испытуемого, рейтинга испытуемого.

Благодаря новой совокупности существенных признаков при реализации устройства обеспечивается двухуровневая оценка общего показателя инновационного интеллекта, их простота модификации структуры и содержания тестов и автоматизация всех процедур, т.е. повышение оперативности проведения исследований, кроме того устройство позволяет осуществлять отбор кандидатов по заданным критериям, определять для каждого участника предпочитаемый характер решаемых задач инновационного процесса и выполнять ранжирование кандидатов по значению обобщенного показателя интеллекта с отображением текущего и обобщенного рейтинга каждого испытуемого в группе кандидатов - участников творческого коллектива.

Изобретение поясняется чертежами, на которых показаны:

на фиг. 1 - структурная схема устройства;

на фиг. 2 - структурная схема блока управления (БУ);

на фиг. 3-7 - структурные схемы микропрограммных модулей блока управления;

на фиг. 8 - структурная схема блока датчиков (БД);

на фиг. 9 - структурная схема блока кодирования ответов (БКО);

на фиг. 10 - структурная схема блока предварительных подсчетов баллов (БППБ);

на фиг. 11 - структурная схема блока вычисления частных показателей (БВЧП);

на фиг. 12 - структурная схема блока вычисления обобщенного показателя (БВОП);

на фиг. 13 - структурная схема блока индикации (БИ);

на фиг. 14 - структурная схема блока синхронизации (БС);

на фиг. 15 - структурная схема триггерного ключа БС;

на фиг. 16 - структурная схема блока выбора членов коллектива (БВИК);

на фиг. 17 - структурная схема блока оценки ролевой функции (БОРФ);

на фиг. 18 - структурная схема блока рейтинговых оценок (БРО);

на фиг. 19 - структурная схема линейного рекуррентного регистра;

на фиг. 20 - блок-схема алгоритма функционирования устройства;

на фиг. 21 - векторная модель инновационного интеллекта;

на фиг. 22 - дискограмма частных показателей инновационного интеллекта.

Заявленное устройство, показанное на фиг. 1, состоит из блока управления 1, блока датчиков 2, блока кодирования ответов 3, блока предварительных подсчетов баллов 4, блока вычисления частных показателей 5, блока вычисления обобщенного показателя 6, блока индикации 7, блока синхронизации 8, блока выбора членов коллектива 9, блока оценки ролевой функции 10 и блока рейтинговых оценок 11.

D-разрядный, где D≥2 информационный выход 2.3 БД 2 подключен к D-разрядному информационному входу 3.1 БКО 3. Шестой управляющий выход БВЧП 5 подключен к первому управляющему входу БИ, a N-разрядный, где N≥2 управляющий вход 5.5 БВЧП 5 подключен к N-разрядному управляющему выходу 1.6 БУ 1. P-разрядный, где P≥2, информационный вход 1.2 БУ 1 подключен к P-разрядному управляющему выходу 2.5 БД 2. Шестой 2.6 и четвертый 2.4 управляющие выходы БД 2 подключены соответственно к третьему 1.3 и первому 1.1 управляющим входам БУ 1, K-разрядный 1.4 и M-разрядный 1.9, где K≥2 и M≥2 информационные выходы БУ 1 подключены соответственно к K-разрядному информационному входу 3.4 БКО 3 и к M-разрядному информационному входу 7.9 БИ 7. Второй 11.2 управляющий вход БРО 11 подключен ко второму 2.2 управляющему выходу БД2, четвертый 11.4, пятый 11.5 и шестой 11.6 синхронизирующие входы БРО 11 подключены соответственно к десятому 8.10, одиннадцатому 8.11 и двенадцатому 8.12 синхронизирующим выходам БС 8. Восьмой 11.8, H-разрядный девятый 11.9, где H≥2, и десятый 11.10 управляющие входы БРО 11 подключены соответственно к одиннадцатому 1.11, H-разрядному двенадцатому 1.12 и тринадцатому 1.13. управляющим выходам БУ 1, а O-разрядный, где O≥2, седьмой 11.7 информационный выход БРО 11 подключен к O-разрядному шестому 7.6 информационному входу БИ 7. S-разрядный, где S≥2, информационный вход 10.1 БОРФ 10 подключен к S-разрядному информационному выходу 5.4 БВЧП 5, 3-х-разрядный, четвертый 10.4 информационный выход БОРФ 10 подключен к четвертому 7.4 информационному входу БИ 7. Первый 9.1 информационный вход БВЧК 9 подключен к шестому 5.6 информационному выходу БВЧП 5. Третий 9.3 и четвертый 9.4 информационные выходы БВЧК 9 подключены соответственно к второму 7.2 и третьему 7.3 информационным входам БИ 7. S-разрядный, где S≥2, информационный вход 6.1 БВОП 6 подключен к S-разрядному информационному выходу 5.4 БВЧП 5. Третий 6.3, четвертый 6.4 и пятый 6.5 синхронизирующие входы БВОП 6 подключены соответственно к седьмому 8.7, восьмому 8.8 и девятому 8.9 синхронизирующим выходам БС 8. S-разрядный седьмой 6.7 управляющий вход БВОП 6 подключен к S-разрядному управляющему выходу 1.10 БУ 1. S-разрядный информационный выход 6.6 БВОП 6 подключен к S-разрядным информационному входу 7.5 БИ 7 и третьему 11.3 информационному входу БРО 11, S-разрядные информационные вход 4.1 и выход 4.5 БППБ 4 подключены соответственно к S-разрядным информационным выходу 3.3 БКО 3 и входу 5.1 БВЧП 5. S-разрядный шестой 4.6 вход БППБ 4 подключен к S-разрядному пятому 1.5 управляющему выходу БУ 1. Второй 4.2 и третий 4.3 синхронизирующие входы БППБ 4 подключены соответственно к третьему 8.3 и четвертому 8.4 синхронизирующим выходам БС 8. Второй 8.2 синхронизирующий выход БС 8 подключен к синхронизирующему входу 3.2 БКО 3. Пятый 8.5 синхронизирующий выход БС 8 подключен к второму 5.2 синхронизирующему входу БВЧП 5. Шестой 8.6 выход блока синхронизации БС 8 подключен к четвертому 4.4 и третьему 5.3 синхронизирующим входам соответственно БППБ 4 и БВЧП 5, а также к второму синхронизирующему входу 9.2 БВЧК 9. Тринадцатый 8.13 выход БС 8 подключен к второму 6.2 синхронизирующему входу БВОП 6 и седьмому 7.7 синхронизирующему входу БИ 7. Седьмой 1.7 управляющий выход БУ 1 подключен к пятому 9.5 и второму 10.2 управляющим входам соответственно БВЧК 9 и БОРФ 10. P-разрядный восьмой 1.8 управляющий выход БУ 1 подключен к P-разрядному третьему 10.3 управляющему входу БОРФ 10. Четырнадцатый 1.14 управляющий выход и пятнадцатый 1.15 управляющий вход БУ 1 подключены соответственно к пятнадцатому 8.15 управляющему входу и четырнадцатому 8.14 выходу БС 8. Первый 2.1 управляющий выход БД 2 подключен к первым 8.1 и 11.1 управляющим входам соответственно БС 8 и БРО 11, а также к восьмому 7.8 управляющему входу БИ 7. БС 8 и БУ 1 снабжены соответственно F-разрядным, где F≥2 и W-разрядным, где W≥2, шинами исходных данных.

Блок управления 1, структурная схема которого представлена на фиг. 2, предназначен для хранения данных тестовых заданий, назначения весовых коэффициентов сложности тестовых заданий, а также для выдачи необходимых данных на основные блоки устройства. Реализация блока может быть различной, в частности, как показано на фиг. 2, на основе принципа построения микропрограммного автомата [4, 5, 6].

БУ 1 осуществляет своевременную выдачу данных в такие элементы устройства, как умножители, делители, компараторы, регистры сдвига. Он состоит из пяти каскадно включенных по P-разрядному, где P≥2, управляющему сигналу типовых модулей 1.1, 1.2, 1.3, 1.4, 1.5, которые реализуют принцип работы микропрограммного автомата, регистра памяти 1.6 для хранения данных тестовых заданий, регистра сдвига 1.7 с параллельной записью и последовательным считыванием (PISO), элемента «ИЛИ» 1.8 и элемента задержки 1.9. Первый вход 1.8.1, элемента «ИЛИ» подключен к первому 1.7.1 информационному выходу регистра сдвига 1.7, а второй 1.8.2 вход элемента «ИЛИ» 1.8 является третьим 1.3 управляющим входом БУ 1. Информационный выход 1.8.3 элемента «ИЛИ» 1.8 является четырнадцатым 1.14 управляющим выходом БУ 1. Шестой 1.7.6 управляющий вход регистра сдвига 1.7 и управляющие входы 1.1.9, 1.2.8, 1.3.10, 1.4.8, 1.5.9 модулей соответственно 1.1, 1.2, 1.3, 1.4, 1.5 объединены и являются первым 1.1 управляющим входом БУ 1. Второй 1.7.2, третий 1.7.3, четвертый 1.7.4 и пятый 1.7.5 информационные входы регистра сдвига 1.7 подключены соответственно к седьмому 1.2.7 управляющему выходу второго модуля 1.2, девятому 1.3.9 управляющему выходу третьего модуля 1.3, седьмому 1.4.7 управляющему выходу четвертого модуля 1.4 и восьмому 1.5.8 управляющему выходу пятого модуля 1.5. Седьмой управляющий вход 1.7.7 регистра сдвига 1.7 является пятнадцатым 1.15 управляющим входом БУ 1. Восьмой 1.1.8 и P-разрядный десятый 1.1.10 управляющие выходы первого модуля 1.1 подключены соответственно через элемент задержки 1.9 к второму 1.6.2 и первому 1.6.1 управляющим входам регистра памяти 1.6. P-разрядный управляющий вход 1.1.1 первого модуля 1.1 является вторым 1.2 управляющим входом БУ 1. Информационные выходы 1.1.4, 1.2.5, 1.3.5, 1.3.6, 1.3.7, 1.4.5, 1.5.5, 1.5.6, 1.5.7 модулей 1.1, 1.2, 1.3, 1.4, 1.5 являются соответственно K-разрядным четвертым 1.4, S-разрядным пятым 1.5, S-разрядным шестым 1.6, седьмым 1.7, P-разрядным восьмым 1.8, S-разрядным десятым 1.10, одиннадцатым 1.11, H-разрядным двенадцатым 1.12 и тринадцатым 1.13 управляющими выходами БУ 1. M-разрядный, где M≥2, четвертый 1.6.4 выход регистра памяти 1.6 является девятым 1.9 управляющим выходом БУ 1.

Каждый типовой модуль, схемы которых показаны на фиг. 3-7, состоит из компаратора 1.1.1-1.4.1, регистра памяти 1.1.2-1.4.2, счетчика адреса 1.1.3-1.4.3 и элемента задержки 1.1.4-1.4.4. Типовой модуль имеет следующую структуру, которую можно рассмотреть на примере первого модуля (см. фиг. 3). Адресный вход 1.1.2.6 регистра памяти 1.1.2 подключен к информационному выходу 1.1.3.2 счетчика адреса 1.1.3, а первый информационный выход 1.1.2.1 регистра памяти 1.1.2 подключен к первому информационному входу 1.1.1.1 компаратора 1.1.1. Выход компаратора 1.1.1.2 подключен через элемент задержки 1.1.4 к информационному входу 1.1.3.1 счетчика адреса.

Первый модуль 1.1 (фиг. 3) обеспечивает работу БКО 2. Второй информационный вход 1.1.1.3 компаратора 1.1.1 является первым управляющим входом 1.1.1 модуля 1.1. Третий управляющий вход 1.1.3.3 счетчика адреса 1.1.3 является девятым управляющим входом 1.1.9 модуля 1.1. Информационный выход 1.1.1.2 компаратора 1.1.1 является восьмым 1.1.8 управляющим выходом модуля 1.1. D-разрядный третий 1.1.2.3 и S-разрядный четвертый 1.1.2.4 информационные выходы регистра памяти 1.1.2 образуют K-разрядный, где K=D+S, пятый управляющий выход 1.1.5 модуля 1.1. P-разрядные второй информационный выход 1.1.3.2 счетчика адреса 1.1.3 и пятый информационный выход 1.1.2.5 регистра памяти 1.1.2 являются соответственно седьмым 1.1.7 и десятым 1.1.10 управляющими выходами модуля 1.1. Первый 1.1.3.1 информационный вход счетчика адреса 1.1.3, первый 1.1.2.1, третий 1.1.2.3, четвертый 1.1.2.4, пятый 1.1.2.5 информационные выходы и второй 1.1.2.2 управляющий вход «Запись» регистра памяти 1.1.2 используются для предварительного ввода исходных данных в модуль 1.1.

Второй модуль 1.2 (см. фиг. 4) обеспечивает работу БППБ 4. Третий 1.2.1.3 информационный вход компаратора 1.2.1 является первым управляющим входом 1.2.1 модуля 1.2. Третий управляющий вход 1.2.3.3 счетчика адреса 1.2.3. является восьмым 1.2.8 управляющим входом модуля 1.2. Выход 1.2.1.2 компаратора 1.2.1 является седьмым 1.2.7 управляющим выходом модуля 1.2. S-разрядный третий 1.2.2.3 информационный выход регистра памяти 1.2.2 и P-разрядный второй 1.2.3.2 информационный выход счетчика адреса 1.2.3 являются соответственно пятым 1.2.5 и шестым 1.2.6 управляющими выходами модуля 1.2. Первый 1.2.3.1 информационный вход счетчика адреса 1.2.3, первый 1.2.2.1 и третий 1.2.2.3 информационные выходы, а также второй управляющий вход «Запись» 1.2.2.2 регистра памяти 1.2.2 используются для предварительного ввода данных в модуль 1.2.

Третий модуль 1.3 (см. фиг. 5) обеспечивает работу БВЧП 5, БВЧК 9 и БОРФ 10. P-разрядный третий информационный вход 1.3.1.3 компаратора 1.3.1 и третий управляющий вход 1.3.3.3 счетчика адреса 1.3.3 являются соответственно первым 1.3.1 и десятым 1.3.10 управляющими входами модуля 1.3. Выход 1.3.1.2 компаратора 1.3.1 является девятым 1.3.9 управляющим выходом модуля 1.3. S-разрядные третий 1.3.2.3, четвертый 1.3.2.4 и пятый 1.3.2.5 информационные выходы регистра памяти 1.3.2 образуют N-разрядный, где N+3S, пятый 1.3.5 управляющий выход модуля 1.3. Шестой 1.3.2.6 и P-разрядный седьмой 1.3.2.7 информационные выходы регистра памяти 1.3.2 являются соответственно шестым и седьмым управляющими выходами модуля 1.3. P-разрядный второй выход 1.3.3.2 счетчика адреса 1.3.3 является восьмым 1.3.8 управляющим выходом модуля 1.3. Первый информационный вход 1.3.3.1 счетчика адреса 1.3.3, первый 1.3.2.1, третий 1.3.2.3, четвертый 1.3.2.4, пятый 1.3.2.5, шестой 1.3.2.6, седьмой 1.3.2.7 информационные выходы и второй 1.3.2.2 управляющий вход регистра памяти 1.3.2 используются для предварительного ввода исходных данных в модуль 1.3.

Четвертый модуль 1.4 (см. фиг. 6) обеспечивает работу БВОП 6. P-разрядный третий информационный вход 1.4.1.3 компаратора 1.4.1 и третий управляющий вход 1.4.3.3 счетчика адреса 1.4.3 являются соответственно первым 1.4.1 и восьмым 1.4.8 управляющими входами модуля 1.4. Первый 1.4.2.1 и S-разрядный третий 1.4.2.3 информационные выходы регистра памяти 1.4.2 являются соответственно третий 1.4.3 и пятым управляющими выходами модуля 1.4. Выход 1.4.1.2 компаратора 1.4.1 является седьмым 1.4.7 управляющим выходом модуля 1.4 P-разрядный выход 1.4.3.2 счетчика адреса 1.4.3 является шестым 1.4.6 управляющим выходом модуля 1.4. Первый информационный вход 1.4.3.1 счетчика адреса 1.4.3, первый 1.4.2.1 и третий 1.4.2.3 информационные выходы, второй 1.4.2.2 управляющий вход регистра памяти 1.4.2 используются для предварительного ввода исходных данных в модуль 1.4.

Пятый модуль 1.5 (см. фиг. 7) обеспечивает работу БРО 11. P-разрядный третий информационный вход 1.5.1.3 компаратора 1.5.1 и третий управляющий вход 1.5.3.3 счетчика адреса 1.5.3 являются соответственно первым 1.5.1 и девятым 1.5.9 управляющими входами модуля 1.5. Третий 1.5.2.3 H-разрядный четвертый 1.5.2.4 и пятый 1.5.2.5 выходы регистра памяти 1.5.2 являются соответственно пятым 1.5.5, шестым 1.5.6 и седьмым 1.5.7 управляющими выходами модуля 1.5. Выход 1.5.1.2 компаратора 1.5.1 является восьмым 1.5.8 управляющим выходом модуля 1.5. Первый информационный вход 1.5.3.1 счетчика адреса 1.5.3, первый 1.5.2.1, третий 1.5.2.3, четвертый 1.5.2.4 и пятый 1.5.2.5 информационные выходы, второй 1.5.2.2 управляющий вход регистра памяти 1.5.2 используются для предварительного ввода исходных данных в модуль 1.5.

Регистр сдвига влево 1.7 предназначен для обеспечения согласованной работы БУ 1 и БС 8. Через его информационные входы 1.7.2-1.7.5 записываются сигналы, соответствующие логической единице и считываются по очереди от второго к пятому при поступлении тактовых импульсов на седьмой 1.7.7 вход регистра сдвига.

БД 2, схема которого представлена на фиг. 8, предназначен для кодирования двоичным кодом номера испытуемого, номера теста и номера ответа, которые выбираются испытуемым, а также для установки в исходное состояние всех счетчиков устройства. БД 2 может быть реализован различным образом, например, как показано на фиг. 7: с помощью двухпозиционных датчиков 2.1, 2.2, 2.3, 2.6, 2.8 счетчика номера теста 2.5, реверсивного счетчика номера ответа 2.4 и регистра памяти 2.7. D-разрядный первый информационный вход 2.7.1 регистра памяти 2.7 подключен к D-разрядному информационному выходу 2.4.2 счетчика номера ответа 2.4. Третий управляющий вход 2.7.3 регистра памяти 2.7 подключен к выходу 2.6.2 датчика «Запись» 2.6. Первый информационный вход 2.4.1 счетчика номера ответа 2.4 подключен к выходу датчика «Выбор ответа» 2.1, а третий обнуляющий вход 2.4.3 счетчика номера ответа подключен к выходу 2.2.2 датчика «Выбор теста» 2.2. Первый информационный вход 2.5.1 счетчика номера теста 2.5 подключен к выходу 2.2.2 датчика «Выбор теста» 2.2, а третий обнуляющий вход 2.5.3 счетчика номера теста 2.5 подключен к выходу 2.3.2 датчика «Установка 0» 2.3. На входы 2.1.2, 2.1.1 датчика «Выбор ответа» 2.1 подаются потенциалы, соответствующие логическим нулю и единице, а на входы датчиков «Выбор теста» 2.2, «Установка 0» 2.3 и «Запись» 2.6 подается потенциал, соответствующий логической единице. Выход 2.3.2 датчика «Установка 0» 2.3 является первым 2.1 и четвертым 2.4 управляющими выходами БД 2. D-разрядный выход 2.7.2 регистра памяти 2.7 и P-разрядный выход 2.5.2 счетчика номера теста 2.5 являются соответственно третьим 2.3 и пятым 2.5 информационными выходами БД 2. Выход 2.6.2 датчика «Запись» 2.6 является шестым 2.6 управляющим выходом БД 2. Выход 2.8.2 датчика 2.8 является вторым 2.2 управляющим выходом БД 2.

БКО 3 предназначен для определения количества баллов за выбранный ответ на тестовое задание в соответствии с предварительно заданными весовыми коэффициентами заданий. БКО 3 может быть реализован различным образом, в частности, как показано на фиг. 9.

БКО 3 состоит из компаратора 3.1 и умножителя 3.2. Первый информационный вход 3.2.1 умножителя 3.2 подключен к выходу 3.1.2 компаратора 3.1. Первый 3.1.1 информационный вход компаратора 3.1 и информационный выход 3.2.3 умножителя 3.2 являются соответственно D-разрядным информационными входом 3.1 и S-разрядным выходом 3.3 БКО 3, а третий вход 3.1.3 компаратора 3.1 и четвертый вход 3.2.4 умножителя 3.2 образуют K-разрядный управляющий вход БКО 3, где K=S+D. Второй синхронизирующий вход 3.2.2 умножителя является вторым 3.2 синхронизирующим входом БКО 3.

БППБ 4 предназначен для вычисления суммарного и среднего количества баллов, начисляемых по результатам выполнения тестовых заданий и подготовки исходных данных для вычисления частных показателей интеллекта. БППБ 4 может быть реализован различным образом, в частности, как показано на фиг. 10.

БППБ 4 состоит из каскадно включенных по S-разрядному информационному сигналу первого накапливающего сумматора 4.1, делителя 4.2, умножителя 4.3, второго накапливающего сумматора 4.4, первого 4.5 и второго 4.6 элементов «ИЛИ». Умножитель 4.3 осуществляет возведение в квадрат числа, поступающего в двоичном коде на первый его вход 4.3.1.

Первый вход 4.1.1 первого и второй выход 4.4.2 второго накапливающих сумматоров являются соответственно информационным входом 4.1 и выходом 4.5 БППБ 4. Синхронизирующие вход 4.2.2, делителя и объединенные входы 4.5.2 первого элемента «ИЛИ» и 4.3.2 умножителя 4.2 являются синхронизирующими входами 4.2 и 4.3 БППБ 4. S-разрядный четвертый 4.2.4 управляющий вход делителя 4.2 является седьмым 4.7 управляющим входом БППБ 4. Обнуляющие входы 4.1.3 и 4.4.3 накапливающих сумматоров 4.1 и 4.2 объединены и подключены к выходам соответственно 4.5.1 и 4.6.1 элементов «ИЛИ». Третьи входы 4.5.3 и 4.6.3 элементов «ИЛИ» объединены и являются шестым 4.6 управляющим входом синхронизирующим входом БППБ 4. Второй вход 4.6.2 элемента «ИЛИ» 4.6 является четвертым синхронизирующим входом БППБ 4.

Начальная установка в исходное состояние накапливающих сумматоров 4.1 и 4.4 осуществляется подачей импульса на их управляющие входы 4.1.3 и 4.4.3 через элементы «ИЛИ» 4.5 и 4.6 и шестой управляющий вход 4.6, а подготовка БППБ 4 к очередному этапу работы осуществляется обнулением накапливающих сумматоров 4.1. и 4.4 импульсами, поступающими через второй 4.2 и четвертый 4.4 синхронизирующие входы БППБ 4.

БВЧП 5 предназначен для вычисления значений частных показателей интеллекта и формирования по результатам вычисления информационного сигнала на БИ 7, а также для подготовки исходных данных для вычисления значения обобщенного показателя. БВЧП 5 может быть реализован различным образом, в частности, как показано на фиг. 11.

БВЧП 5 состоит из каскадно включенных по S-разрядному информационному сигналу первого 5.2 и второго 5.3 делителей и компаратора 5.1.

Первый вход 5.2.1 первого делителя 5.2 и выход 5.3.3 второго делителя 5.3 являются соответственно информационными входом 5.1 и выходом 5.4 БВЧП 5. Выход 5.1.2 компаратора 5.1 является шестым 5.6 управляющим выходом БВЧП 5. Синхронизирующие входы 5.2.2 и 5.3.2 делителей 5.2 и 5.3 являются соответственно вторым 5.2 и третьим 5.3 синхронизирующими входами БВЧП 5, а информационные входы 5.2.4, 5.3.4 делителей 5.2 и 5.3 и третий информационный вход 5.1.3 компаратора 5.1 образуют управляющий N-разрядный вход 5.4 БВЧП 5, где N=3S.

БВОП 6 предназначен для вычисления значения обобщенного показателя интеллекта испытуемого и формирования информационного сигнала в БИ 7. БВОП 6 может быть реализован различным образом, в частности, как показано на фиг 12.

БВОП 6 состоит из каскадно включенных по S-разрядному информационному сигналу умножителя 6.1, накопительного сумматора 6.2, вычислителя квадратного корня 6.3 и делителя 6.4. S-разрядные вход 6.1.1 умножителя 6.1 и выход 6.4.3 делителя 6.4 являются соответственно информационным входом 6.1 и информационным выходом 6.6 БВОП 6. Синхронизирующие входы 6.1.2, 6.3.2, 6.4.2 умножителя 6.1, вычислителя квадратного корня 6.3 и делителя 6.4 являются синхронизирующими входами 6.3-6.5 БВОП 6. S-разрядный вход 6.4.4 делителя 6.4 и обнуляющий вход 6.2.2 накопительного сумматора 6.2 являются управляющими входами 6.7 и 6.2 БВОП 6.

БИ 7 предназначен для представления испытуемому содержания тестовых заданий, а также отображения результатов вычисления частных и обобщенного показателей интеллекта, порядкового номера испытуемого и значения его рейтинга в группе (подгруппе). БИ 7 может быть реализован различным образом, в частности, как показано на фиг. 13.

БИ 7 состоит из счетчика адреса 7.6, дешифраторов 7.1, 7.2, 7.4, 7.5, 7.8, 7.9, демультиплексора 7.3, сегментных жидкокристаллических индикаторов 7.18-7.20, индикаторов состояния 7.21-7.28, триггеров задержки 7.10-7.17 и графического жидкокристаллического индикатора 7.7. Управление графическим ЖКИ 7.7 осуществляется через его входы 7.7.1 и 7.7.2, к которым подключены выходы 7.5.2 и 7.4.2 четвертого 7.5 и третьего 7.4 дешифраторов. Управление сегментными ЖКИ 7.18-7.20 осуществляется через первый 7.1, пятый 7.8 и шестой 7.9 дешифраторы. Управление индикаторами состояния 7.21-7.28 осуществляется через соответствующие триггеры 7.10-7.17 подключенные к выходам дешифратора 7.2 и демультиплексора 7.3. Индикатор «Универсал» 7.24 управляется посредством триггера 7.13, синхронизирующий вход которого является вторым управляющим входом БИ 7. Индикатор «Не готов» 7.26 управляется посредством триггера 7.17, синхронизирующий вход которого является третьим управляющим входом БИ 7. Q-разрядный управляющий вход 7.3.2 демультиплексора 7.3 подключен к выходу 7.6.2 счетчика адреса 7.6. Информационный вход 7.6.1 счетчика адреса 7.1 является седьмым синхронизирующим входом 7.7 БИ 7, а первый 7.3.1 информационный вход демультиплексора 7.3 является первым информационным входом БИ 7. 3-х-разрядный информационный вход 7.2.1 второго дешифратор 7.2 является четвертым 7.4 информационным входом БИ 7. S-разрядный информационный вход 7.1.1 первого дешифратора 7.1 является пятым 7.5 информационным входом БИ 7. M/2-разрядные информационные входы 7.4.1 и 7.5.1 третьего 7.4 и четвертого 7.5 дешифраторов образуют девятый 7.9 M-разрядный информационный вход БИ 7. Обнуляющие входы триггеров 7.10-7.17 объединены и являются восьмым 7.8 управляющим входом БИ 7. Информационные входы 7.8.1 и 7.9.1 соответственно пятого 7.8 и шестого 7.9 дешифраторов образуют O-разрядный шестой 7.6 информационный вход БИ 7.

БС 8 предназначен для формирования синхронизирующих сигналов и выдачи их в другие блоки в соответствии с алгоритмом работы устройства, он обеспечивает согласованную работу таких элементов устройства, как умножители, делители и вычислитель квадратного корня. БС 8 может быть реализован различным образом, в частности, как показано на фиг. 14.

БС 8 состоит из генератора тактовых импульсов 8.1, триггерного ключа 8.2, демультиплексора 8.3, счетчика тактовых импульсов 8.4, компаратора 8.5, счетчика адреса 8.6 и регистра памяти 8.7, элемента задержки 8.8 и элемента «ИЛИ» 8.9. Информационный выход 8.5.3 компаратора 8.5 подключен к входу «Стоп» 8.2.2 триггерного ключа 8.2.2 и через элемент задержки 8.8 к информационному входу 8.6.1 счетчика адреса 8.6. D-разрядные первый 8.5.1 и второй 8.5.2 информационные входы компаратора 8.5 подключены соответственно к D-разрядным информационным выходу 8.4.1 счетчика тактовых импульсов 8.4 и выходу 8.7.1 регистра памяти 8.7. R-разрядный управляющий выход 8.6.1 счетчика адреса 8.6 подключен к R-разрядным управляющим входу 8.7.3 регистра памяти 8.7 и входу 8.3.2 демультиплексора 8.3. Информационный выход 8.2.3 триггерного ключа 8.2 подключен к информационному входу 8.4.2 счетчика тактовых импульсов 8.4 и информационному входу 8.3.1 демультиплексора 8.3. Выход 8.1.1 генератора тактовых импульсов 8.1 подключен к первому информационному входу 8.2.1 триггерного ключа 8.2. Управляющий вход «Старт» 8.2.4 триггерного ключа 8.2 подключен к выходу 8.9.1 элемента «ИЛИ» 8.9, девятый вход 8.9.9 которого является пятнадцатым 8.15 управляющим входом блока синхронизации 8, а информационные выходы 8.3.3-8.3.14 демультиплексора 8.3 являются соответствующими синхронизирующими выходами 8.2-8.13 блока синхронизации 8. Четвертый 8.3.4, шестой 8.3.6 и восьмой 8.3.8, девятый 8.3.9, одиннадцатый 8.3.11, двенадцатый 8.3.12 и тринадцатый 8.3.13 информационные выходы демультиплексора 8.3 подключены к входам элемента «ИЛИ» 8.9. Информационный выход 8.5.2 компаратора 8.5 является четырнадцатым управляющим выходом БС. Входы «Установка нуля» 8.4.3 счетчика тактовых импульсов 8.4 и 8.6.3 счетчика адреса 8.6 объединены и являются первым 8.1 управляющим входом блока синхронизации 8. D-разрядный информационный выход 8.7.1 и R-разрядный адресный вход 8.7.3. регистра памяти 8.7 образуют F-разрядную шину блока синхронизации 8 для ввода исходных данных, где F=D+R.

Схема триггерного ключа 8.2 должна пропускать импульсы равной длительности. Триггерный ключ 8.2 может быть реализован различным образом, в частности, как показано на фиг. 15. Он состоит из первого 8.2.1.1 и второго 8.2.1.3 RS-триггеров, элемента инверсии 8.2.1.2 и элемента «И» 8.2.1.4. Выход первого триггера 8.2.1.1 подключен к D-входу второго триггера 8.2.1.3. Выход второго триггера 8.2.1.3 подключен ко второму входу элемента «И» 8.2.1.4. Синхронизирующий вход второго триггера 8.2.1.3 подключен к выходу элемента инверсии 8.2.1.2. Входы элемента инверсии 8.2.1.2 и элемента «И» 8.2.1.4 объединены и образуют первый информационный вход 8.2.1 триггерного ключа 8.2. Инверсный R-вход первого триггера 8.2.1.1 является вторым 8.2.2 управляющим входом «Стоп» триггерного ключа 8.2. Синхронизирующий вход первого триггера 8.2.1.1 является четвертым 8.2.4 управляющим входом «Старт» триггерного ключа. Выход элемента «И» 8.2.1.4 является третьим 8.2.3 информационным выходом триггерного ключа 8.2. На D-вход, инверсный S-вход первого триггера 8.2.1.1 и инверсные входы R и S второго триггера 8.2.1.3 подается потенциал логической единицы.

БВЧК 9 предназначен для выполнения отбора участников творческого коллектива по нормированным значениям частных показателей и исключения тех лиц, у которых два и более нормированных частных показателей имеют значения ниже порогового, а также для определения лиц, которые могут выполнять любую ролевую функцию в творческом коллективе («универсал»). БВЧК 9 может быть реализован различным образом, в частности, как показано на фиг. 16.

БВЧК 9 состоит регистра сдвига 9.1, мажоритарного элемента 9.2 элемента «И» 9.3 и инвертирующих элементов 9.4-9.6, третий 9.1.3, четвертый 9.1.4 и пятый 9.1.5 информационные выходы регистра сдвига подключены через инвертирующие элементы 9.4-9.6 соответственно к информационным входам 9.2.1-9.2.3 мажоритарного элемента и к первому, второму и третьему входам 9.3.1-9.3.3 элемента «И», причем первый 9.1.1 информационный вход регистра сдвига является первым 9.1 информационным входом блока выбора членов коллектива, второй 9.2 и шестой 9.6 управляющие входы регистра сдвига являются вторым 9.2 и пятый 9.5 управляющими входами блока выбора членов коллектива, а четвертые информационные выходы элемента «И» 9.3.4 и мажоритарного элемента 9.2.4 являются соответственно третьим и четвертым 9,4 информационными выходами блока выбора членов коллектива БВЧК 9.

БОРФ 10 предназначен для определения частного показателя, имеющего максимальное значение по сравнению со значениями других частных показателей и определения соответствующей ролевой функции участника творческого коллектива. БОРФ 10 может быть реализован различным образом, в частности, как показано на фиг. 17.

БОРФ 10 состоит из регистра памяти 10.1, первого 10.2, второго 10.3 и третьего 10.4 компараторов двоичных чисел, второй информационный выход 10.1.1 регистра памяти подключен к первому 10.2.1 информационному входу первого компаратора 10.2 и третьему 10.4.3 информационному входу третьего 10.4 компаратора, третий информационный выход 10.1.3 регистра памяти 10.1 подключен к третьему 10.2.3 информационному входу первого компаратора 10.2 и первому 10.3.1 информационному входу второго компаратора 10.3, четвертый информационный выход 10.1.4 регистра памяти 10.1 подключен к третьему 10.3.3 информационному входу второго 10.3 компаратора и первому 10.4.1 информационному входу третьего 10.4 компаратора, причем первый S-разрядный информационный вход 10.1.1 регистра памяти является первым 10.1 информационным входом блока оценки ролевой функции 10, пятый 10.1.5 и P-разрядный шестой 10.1.6 управляющие входы регистра памяти 10.1 являются вторым 10.2 и P-разрядным третьим 10.3 управляющими входами блока оценки ролевой функции 10, информационные выходы первого 10.2, второго 10.3 и третьего 10.4 компараторов образуют трехразрядный четвертый 10.4 информационный выход блока оценки ролевой функции 10.

БРО 11 предназначен для определения текущих и итоговых рейтинговых оценок уровня готовности к инновационной деятельности по значениям обобщенных показателей интеллекта испытуемых. БРО 11 может быть реализован различным образом, в частности как показано на фиг. 18.

БРО состоит из счетчика адреса 11.1, первого 11.2 и второго 11.5 регистров памяти, компаратора 11.3, регистра сдвига 11.4 и линейных рекуррентных регистров 11.6-11.V. Вторые 11.6.2-11.V.2 информационные входы линейных рекуррентных регистров 11.6-11.V подключены к V-разрядному информационному выходу 11.2.3 первого регистра памяти 11.2, третьи информационные выходы 11.6.3-11.V.3 линейных рекуррентных регистров 11.6-11.V подключены к V-разрядному третьему информационному входу 11.3.3 компаратора 11.3. Информационный выход 11.3.1 компаратора 11.3. подключен к четвертым управляющим входам 11.6.4-11.V.4 линейных рекуррентных регистров 11.6-11.V и к первому информационному входу 11.4.1 счетчика импульсов 11.4, G-разрядный информационный выход 11.4.3 счетчика импульсов 11.4 подключен к G-разрядному информационному входу 11.5.2 второго регистра памяти 11.5, I-разрядный информационный выход 11.1.2 счетчика адреса 11.1 подключен к I-разрядным управляющим входам 11.2.1 и 11.5.1 первого 11.2 и второго 11.5 регистров памяти, причем, первый информационный вход 11.1.1 счетчика адреса 11.1 является вторым 11.2 информационным входом БРО, третий управляющий вход 11.1.3 счетчика адреса 11.1 является восьмым 11.8 управляющим входом БРО, второй 11.2.2 и S-разрядный четвертый 11.2.4 входы первого регистра памяти 11.2 являются соответственно четвертым 11.4 синхронизирующим и третьим 11.3 информационным входами БРО, I-разрядный выход 11.1.2 счетчика адреса 11.1 и G-разрядный выход 11.5.5 второго регистра памяти 11.5 образуют седьмой 11.7 O-разрядный, где O=I+G, информационный выход БРО, третий управляющий вход 11.5.3 второго регистра памяти 11.5 и первый 11.1.1 информационный вход счетчика адреса 11.1 объединены и являются шестым 11.6 синхронизирующим входом БРО, шестые синхронизирующие входы 11.6.6-11.V.6 линейных рекуррентных регистров 11.6-11.V объединены и являются пятым 11.5 синхронизирующим входом БРО, пятые управляющие входы 11.6.5-11.V.5 линейных рекуррентных регистров 11.6-11.V объединены и являются десятым 11.10 управляющим входом БРО, управляющие входы 11.6.7-11.6.m, 11.7.7-11.7.m, … 11.V.7-11.V.m линейных рекуррентных регистров 11.6-11.V образуют H-разрядный, где H=(m-5)(V-5), девятый 11.9 управляющий вход БРО, а первые управляющие входы 11.6.1-11.V.1 линейных рекуррентных регистров 11.6-11.V, четвертый 11.5.4, второй 11.4.2 и пятый 11.2.5 управляющие входы второго регистра памяти 11.5, счетчика импульсов 11.4 и первого 11.2 регистра памяти объединены и являются первым 11.1 управляющим входом БРО.

Линейные рекуррентные регистры 11.6-11.V (фиг. 19) блока рейтинговых оценок предназначены для упорядочения по возрастанию (убыванию) значений обобщенных показателей интеллекта, соответствующих каждому испытуемому. Принцип его работы заключается в последовательном сравнении значения обобщенного показателя интеллекта, соответствующего очередному испытуемому со всеми предшествующими значениями. Вставка очередного значения обобщенного показателя интеллекта в нужную позицию осуществляется путем управления длиной линейного рекуррентного регистра с помощью триггерного ключа, который включает в себя следующие элементы: логический элемент «И» 11.V.1, инвертирующий элемент 11.V.2, триггеры задержки 11.V.3, 11.V.5. С помощью триггеров задержки 11.V.5…11.V.m-1 устанавливается требуемая длина линейного рекуррентного регистра. Максимальная длина линейного рекуррентного регистра (m) определяется количеством разрядов двоичного кода, соответствующего максимальному количеству испытуемых. Количество линейных рекуррентных регистров (V-5) определяется количеством разрядов двоичного кода, соответствующего максимальному значению обобщенного показателя интеллекта. С помощью элемента логического «И» 11.V.1 линейные рекуррентные регистры переключаются либо в режим I - упорядочения и определения текущего рейтинга, либо в режим II - определения итогового рейтинга.

Все элементы описанных блоков устройства выполнены на стандартных потенциально-импульсных элементах и описаны в известной литературе:

- генератор тактовых импульсов [7] с. 243-273, 11] с. 96;

- делитель двоичных чисел [8, 9];

- умножитель двоичных чисел [8];

- дешифратор [7] с. 112-127 [1] с. 173-177;

- демультиплексор [7] с. 128-134, [1] с. 178-180, [2] с. 76;

- компаратор [1] с. 230-234;

- сумматор накопительный [1] с. 149-150, 216-221, 228;

- счетчик [7] с. 189-205, [1] с. 102-106, 125-140, [2] с. 96;

- реверсивный счетчик [1] с. 106-108;

- умножитель [1] с. 225-227;

- вычислитель корня квадратного [3];

- параллельный регистр сдвига [7] с. 177-189, [1] с. 144-148;

- регистровая память [1] с. 272-274, [2] с. 95;

- флеш-память [1] с. 275-276;

- оперативные запоминающие устройства [1] с. 263-272;

- триггеры [7] с. 153-177, [1] с. 65-80;

- триггерный ключ [1] с. 93-94;

- сегментный жидкокристаллический индикатор [7] с. 273-278;

- графический жидкокристаллический индикатор [10];

- регистр сдвига [1] с. 151-163.

В основу заявленного устройства положен способ оценки инновационного интеллекта личности, известный по патенту РФ № 2230490 от 20.06.2004 г. [Бюллетень №17 2004 г.]. В способе использована концепция трехвекторной модели инновационного интеллекта и графическое представление вычисляемых ее показателей как элементов части площади соответствующих секторов дискограммы единичной окружности, подробно описанной в [11, с. 184-187).

Инновационный интеллект личности - это образ мыслей, позволяющий осознать и проанализировать возникшее в культуре противоречие и для его устранения выдвинуть идею и реализующее ее творческое решение, которого не было на предшествующих этапах развития культуры, после чего с учетом возможных последствий способствовать его социализации в культуре. [11, с. 44].

В трехвекторной модели инновационного интеллекта (ИИ) его составляющими являются: аналитический интеллект (АИ), творческий интеллект (ТИ) и практический интеллект (ИИ) (фиг. 21). Указанные составляющие оцениваются соответствующими коэффициентами, которые являются частными показателями инновационного интеллекта: K_А, K_Т, K_П.

Исходные данные включают минимально допустимые уровни $$K_{А}^{\min }$$ , $$K_T^{\min }$$ , $$K_{П}^{\min }$$ , которые определяют с учетом области инновационной деятельности будущего специалиста (техническая, управленческая, педагогическая и т.д.). В частности, исследования показали, что в области инженерно-технических знаний необходимо принять $$K_{А}^{\min }=\text{65-80}$$ (определяется величиной IQ); $${К}_{Т}^{\min }={\stackrel{⌢}{E}}_{\ddot{I}}^{\min }=\mathrm{0,3}$$ (определяется по тестам «креативность» и «креафорность»). Порядок расчета частных показателей K_А, K_Т, K_П можно рассмотреть на примере вычисления K_Т. Тест представляет собой тестовую батарею, включающую восемь субтестов, объединенных в одну психодиагностическую методику, направленную на измерение общего уровня креативности (K_Т), а также уровней ее S промежуточных частных показателей (в данном случае творческое мышление (М), любознательность (Л), оригинальность (О), воображение (В), интуиция (И), эмоциональность (Э), чувство юмора (Ю), творческое отношение к профессии (П)).

В рассматриваемом примере число субтестов и число полученных промежуточных частных численных результатов тестирования S=8. Значение показателя по каждому субтесту определяется путем подсчета числа совпадений ответов испытуемого с ответами ключа.

Исходными для дальнейшей оценки промежуточных психодиагностических показателей являются численные результаты тестирования по S субтестам. Нормирование значений промежуточных показателей выполняется путем деления полученных численных результатов по каждому субтесту на максимально возможный численный результат P_m по данному субтесту.

$$P_{nj}/P_{mj}=r_j\left(1\right)$$

Дискограмма (фиг. 22), представляет собой единичную окружность, радиус которой R_o=1. Для принятого шага дискретизации Δr число m вписанных концентрических окружностей равно m=1/Δr-1. В данном случае, Δr=0,1, т.е. m=9.

Радиус i-й концентрической окружное r_i=1-iΔr.

В рассматриваемом примере r₁=1-1×0,1=0,9; r₂=0,8 и т.д.

После нормирования значений численных результатов тестирования они округляются с учетом принятого шага дискретизации Δr. Например, полученные значения: М^Н=0,78; Л^Н=0,71; О^Н=0,58 и т.д., округляются до ближайшего значения, кратного Δr=0,1, т.е. после округления нормированные значения: $$M_{н}^{о}=\text{0}\text{,8}$$ ; $${Л}_{н}^{о}=\text{0}\text{,7}$$ ; $${О}_{н}^{о}=\text{0}\text{,6}$$ и т.д.

Округленные численные результаты по всем субтестам отображают на дискограмме путем штриховки части соответствующего сектора единичной окружности от ее центра до дуги вписанной концентрической окружности, радиус которой r_j равен округленному численному результату соответствующего субтеста, т.е. $${\text{r}}_{\text{1}}=M_{н}^{о}=\text{0}\text{,8}$$ ; $${\text{r}}_{\text{2}}={Л}_{н}^{о}=\text{0}\text{,7}$$ ; $${\text{r}}_{\text{3}}={О}_{н}^{о}=\text{0}\text{,6}$$ и т.д.

Полученные промежуточные результаты дают основание для определения, как частных, так и обобщенного K_Т, психодиагностических показателей через соотношение заштрихованных S_j и общей S_o площадей соответствующих секторов. Этот факт обусловлен тем, что для достижения наивысших показателей тестируемый должен правильно ответить на все вопросы, что соответствует значениям всех частных показателей равных единице, и, следовательно, заштрихованной окажется вся единичная окружность. При отличающихся от единицы частных показателях, заштрихованной окажется только часть единичной окружности (сектора). Соотношение заштрихованной и полной площадей единичной окружности (сектора) и показывает уровень суммарного (частного) показателя без привлечения каких-либо субъективных оценок исследователя.

Для единичной окружности полная площадь S_o ее любого j-го углового сектора S_o=π/S [м²]; площадь S_j заштрихованной части углового сектора на уровне вписанной концентрической окружности с радиусом r_j равна $$S_j=\pi r_j^2/S\left[\text{ì}{}^{\text{2}}\right]$$ . Следовательно, j-й промежуточный психодиагностический показатель K_j определяется как $$K_j=S_j/S_o=r_j^2$$ , а частный психодиагностический показатель K_Т по полной тестовой батарее определяется выражением

$$K_T=\left(1/n\right){\displaystyle \sum _{j=1}^n{r}_j^2}\left(2\right)$$

Обобщенный показатель инновационного интеллекта в соответствии с трехвекторной моделью (фиг. 21) оценивается, как среднеквадратическое значение нормированных частных показателей:

$$K_{ИИ}=\left(1/3\right)\sqrt{{\left(K_A^H\right)}^2+{\left(K_T^H\right)}^2+{\left(K_{П}^H\right)}^2}\left(3\right)$$

Нормированные значения частных показателей определяются по отношению к заданным минимальным допустимым значениям ( $$K_{А}^{\min }$$ , $$K_T^{\min }$$ , $$K_{П}^{\min }$$ ).

Полученные элементарные соотношения позволяют автоматизировать обработку и окончательную оценку психодиагностического показателя с помощью ЭВМ.

Таким образом, первое действие, выполняемое заявленным устройством - суммирование количества баллов P_П за правильное выполнение субтестов.

Вторым действием устройства является нормирование промежуточных показателей тестирования путем деления по формуле (1).

Третьим действием является вычисление среднеквадратического значения по формуле (2), для чего необходимо выполнить:

а) возведение в квадрат $$r_j^2$$ ;

б) суммирование $${\displaystyle \sum _{j=1}^n{r}_j^2}$$ ;

в) деление на количество тестов в батарее тестов $$\text{(1/n)}{\displaystyle \sum _{j=1}^n{r}_j^2}$$ .

Четвертым действием является определение тех испытуемых, у которых значения двух и более частных показателей менее установленных допустимых минимальных значений. Для этого необходимо сравнение и и выбор по мажоритарному принципу.

Пятым действием является определение испытуемых, которым соответствует ролевая функция «универсал». Для этого необходимо определить испытуемых, у которых значения всех частных показателей превышают пороговые.

Шестым действием является определение ролевой функции тестируемого. Для этого необходимо определить максимальное из значений частных показателей.

Седьмым действием является вычисление обобщенного показателя инновационного интеллекта по формуле (3) для чего необходимо выполнить:

а) деление: $$K_A^H=K_A/K_A^{\min }$$ ; $$K_T^H=K_T/K_T^{\min }$$ ; $$K_{П}^H=K_{П}/K_{П}^{\min }$$ ;

б) возведение в квадрат: $${\left(K_A^H\right)}^2$$ ; $${\left(K_{Т}^H\right)}^2$$ ; $${\left(K_{П}^H\right)}^2$$ ;

в) суммирование: $${\left(K_A^H\right)}^2+{\left(K_{Т}^H\right)}^2+{\left(K_{П}^H\right)}^2$$ ;

г) вычисление корня квадратного: $$\sqrt{{\left(K_A^H\right)}^2+{\left(K_{Т}^H\right)}^2+{\left(K_{П}^H\right)}^2}$$ ;

д) деление: $$\left(1/3\right)\sqrt{{\left(K_A^H\right)}^2+{\left(K_{Т}^H\right)}^2+{\left(K_{П}^H\right)}^2}$$ .

В зависимости от целей, содержания и назначения теста качественная оценка уровней показателей: «низкий», «средний», «высокий» может быть различной. В частном случае применения тестов достижений, креативности или специальных способностей, представляющих психодиагностические методики для измерения соответствующих навыков, знаний, умений; творческих способностей или отдельных аспектов интеллекта и психомоторных функций, в зависимости от численных значений психодиагностических показателей K, соответствующие характеристики личности оцениваются как: «низкие» при K≤0,3; «средние» при 0,3<K≤0,6; «высокие» при K>0,6.

Пятым действием устройства является сравнение значений частных показателей с предварительно заданными значениями и отображение результатов оценки.

Заявленное устройство работает следующим образом.

Порядок работы устройства представлен блок-схемой алгоритма (фиг. 20).

Предварительно в блок синхронизации БС 8 через «Шину исходных данных 1» записываются данные, необходимые для согласования работы элементов устройства. В блок управления БУ 1 через «Шипу исходных данных 2» записывают данные тестовых заданий и данные, необходимые для вычисления частных и обобщенного показателей интеллекта. При этом запись содержания тестовых заданий осуществляется в регистр памяти 1.6 блока управления 1 (см. фиг. 1, фиг. 2) через его информационный выход 1.6.4 и вход 1.1.6 первого модуля 1.1 при подаче потенциала логической единицы на управляющий вход «Запись» 1.5.3. Запись данных в регистры памяти микропрограммных модулей 1.1-1.4 БУ 1 осуществляется через соответствующие информационные выходы/входы регистров памяти и входы счетчиков адреса.

Устройство готовится к работе нажатием кнопки датчика «Установка 0» 2.3 БД 2, при этом счетчики и регистр сдвига блока управления, блока синхронизации и блока рейтинговых оценок устанавливаются в исходное (нулевое) состояние. На графическом жидкокристаллическом индикаторе 7.17 БИ 7 отображается информация приветствия из начального адреса регистра памяти 1.6 БУ. Устройство переходит в режим «Ожидание выбора теста».

Выбор первого или очередного теста осуществляется однократным нажатием на кнопку датчика «Выбор теста» 2.2 БД 2, при этом изменяется состояние счетчика номера теста 2.5 и двоичный код номера теста подается на выход 2.5 БД 2. При этом счетчик номера ответа 2.4 обнуляется, а с выхода 2.5 БД 2 двоичный код номера теста подается на третий вход 1.1.1.3 компаратора 1.1.1 первого 1.1 модуля БУ 1. Из начального адреса регистра памяти 1.1.2 на третий 1.1.1.3 вход компаратора 1.1.1 первого модуля БУ 1 подается двоичный код номера первого тестового задания. При совпадении двоичных кодов на входах компаратора 1.1.1 с его выхода 1.1.1.2 поступает потенциал логической единицы на вход 1.1.3.1 счетчика адреса 1.1.3. Счетчик адреса 1.1.3 изменяет свое состояние, и с его выхода поступает двоичный код адреса данных на вход 1.1.2.6 регистра памяти 1.1.2. Из соответствующей ячейки памяти регистра памяти 1.1.2 с его пятого выхода 1.1.2.5 подается двоичный код адреса текущего задания через выход 1.1.10 модуля 1.1 на адресный вход 1.6.1 регистра памяти 1.6 БУ 1, а с первого выхода 1.1.2.1 регистра памяти 1.1.2 подается двоичный код номера следующего тестового задания на вход 1.1.1.1 компаратора 1.1.1. Из соответствующего адреса регистра памяти 1.6 через выход 1.9 БУ 1 данные подаются на вход 7.9 БИ 7, в результате чего, на графическом жидкокристаллическом индикаторе 7.7 отображается содержание очередного тестового задания и варианты ответов к нему.

Из регистра памяти 1.1.2 первого модуля 1.1 через его выход 1.1.5 и выход 1.4 БУ 1 на второй вход 3.1.3 компаратора 3.1 БКО 3 подается двоичный код номера верного варианта ответа, а на вход 3.2.4 умножителя 3.2 БКО 3 подается двоичный код весового коэффициента тестового задания. Таким образом, устройство переходит в режим «Ожидания выбора ответа».

Выбор номера одного из вариантов ответа происходит нажатием кнопки датчика «Выбор ответа» 2.1 БД 2. При этом изменяется состояние реверсивного счетчика номера ответов 2.4. Двоичный код номера выбранного ответа с выхода счетчика номера ответа 2.4 поступает на вход регистра памяти 2.7 БД 2. При нажатии кнопки датчика «Запись» 2.6 двоичный код номера ответа записывается в регистр памяти 2.7 и через выход 2.3 БД 2, вход 3.1 БКО 3 подастся на первый вход 3.1.1 компаратора 3.1 БКО 3. Если выбранный вариант ответа правильный, то коды на входах компаратора 3.1 совпадают и на его выходе 3.1.1 появляется потенциал логической единицы, который поступает на вход 3.2.1 умножителя 3.2 БКО 3. Если выбранный вариант ответа неверный, то с выхода 3.1.2 компаратора 3.1 поступает потенциал логического нуля на вход 3.2.1 умножителя 3.2.

Начисление баллов за верный ответ осуществляется подачей на второй синхронизирующий вход 3.2.2 умножителя 3.2 БКО 3 тактовых импульсов, которые формируются блоком синхронизации. Разрешающим сигналом для подачи тактовых импульсов на умножитель 3.2 является потенциал логической единицы, который поступает при нажатии кнопки датчика «Запись» 2.6. БД 2 через выход 2.6 БД, второй вход 1.8.2 элемента «ИЛИ» 1.8 на выход 1.14 БУ 1 и далее на вход 8.15 БС 8.

Таким образом, за верный ответ начисляется количество баллов, соответствующее весовому коэффициенту задания, а за неверный ответ начисляется нулевое количество баллов. Двоичный код, соответствующий количеству начисляемых баллов поступает с выхода 3.2.3 умножителя 3.2 через выход 3.3 БКО 3, вход 4.1 БППБ 4 на вход 4.1.1 первого накапливающего сумматора 4.1 БППБ, который выполняет суммирование поступающего двоичного кода со своим исходным двоичным кодом.

БС 8 работает по принципу микропрограммного автомата [4, 5, 6], при этом количество подаваемых тактовых импульсов определяется предварительно записанными в регистр памяти 8.7 данными. Состояние счетчика адреса 8.6 определяет адрес выхода демультиплексора 8.3, с которого подаются тактовые импульсы на соответствующие блоки устройства, а также адрес ячейки регистра памяти 8.7, в котором записан двоичный код соответствующего количества подаваемых на эти блоки тактовых импульсов. Из начального или очередного адреса регистра памяти 8.7. на второй информационный вход 8.5.2 компаратора подается двоичный код количества тактов для очередного этапа работы устройства. С выхода 1.14 БУ 1 потенциал логической единицы поступает через пятнадцатый 8.15 вход БС 8, элемент «ИЛИ» 8.9 на вход «Старт» 8.2.4 триггерного ключа 8.2, который при этом открывается. С ГТИ 8.1 тактовые импульсы через триггерный ключ 8.2 поступают на вход 8.3.1 демультиплексора 8.3 и вход 8.4.2 счетчика тактовых импульсов 8.4. При совпадении кодов на входах компаратора 8.5, с его выхода 8.5.3 подается импульс на вход «Стоп» 8.2.2 триггерного ключа, который при этом закрывается и через выход 8.14 БС 8 на вход 1.15 БУ 1. Через элемент задержки 8.8 импульс от компаратора 8.5 поступает на счетчик адреса 8.6, он увеличивает свое значение на единицу и БС 8 приводится в готовность к следующему этапу работы устройства. Длительность управляющего импульса на выходе 8.5.3 компаратора 8.5 определяется интервалом задержки элемента задержки 8.8. На БППБ 4, БВЧП 5 последовательно подаются по две серии, на БВОП 6 и БРО - по три серии тактовых импульсов из БС 8, для чего выходы 8.3.4, 8.3.6, 8.3.8, 8.3.9, 8.3.11, 8.3.12, 8.3.13 демультиплексора подключены через элемент «ИЛИ» 8.9 к входу «Старт» 8.2.3 триггерного ключа 8.2.

Описанные этапы работы устройства повторяются до тех пор, пока компаратор 1.2.1 модуля 1.2 БУ 1 не зафиксирует равенства кодов «Количество заданий в тесте» на выходе регистра памяти 1.2.2 и выходе счетчика адреса 1.1.3 модуля 1.1 БУ 1.

Предварительный подсчет баллов включает в себя суммирование на первом накапливающем сумматоре 4.1 БППБ 4 общего количества баллов за все выполненные тестовые задания первого (или очередного теста), вычисление на делителе 4.2 среднего количества баллов, начисленных за тест, вычисление суммы квадратов средних значений баллов за батарею тестов с помощью умножителя 4.3 и второго накапливающего сумматора 4.4. На четвертый информационный вход 4.2.4 делителя 4.2 из регистра памяти 1.2.2 модуля 1.2 БУ 1 подается двоичный код, соответствующий значению количества тестовых заданий в тесте. На умножителе 4.3 выполняется возведение в квадрат значения среднего количества баллов за тест. С выхода умножителя код, соответствующий квадрату среднего количества баллов за тест подается на второй накопительный сумматор 4.4. Второй накопительный сумматор 4.4 осуществляет последовательное сложение поступающих на его вход двоичных кодов, в результате чего на его выходе формируется код, соответствующий сумме квадратов средних значений количества баллов, начисленных за пройденные тесты.

Разрешающим сигналом для поочередной подачи тактовых импульсов на делитель 4.2 и затем на умножитель 4.3 является импульс, поступающий с выхода 1.2.1.2 компаратора 1.2.1 через выход 1.2.7 модуля 1.2, регистр сдвига 1.7, элемента «ИЛИ» 1.8, выход 1.14 БУ 1 на вход 8.15 БС 8, через элемент «ИЛИ» 8.9 БС 8 на триггерный ключ 8.2. Длительность управляющего сигнала на выходе 1.2.1.2 компаратора 1.2.1 определяется интервалом элемента задержки 1.2.4 модуля 1.2.

Описанные этапы работы устройства повторяются до тех пор, пока компаратор 1.3.1 модуля 1.3 БУ 1 не зафиксирует равенство кодов «Количество тестов в батарее тестов» на выходе счетчика адреса 1.2.3 модуля 1.2 и на выходе регистра памяти 1.3.2.

Вычисление частного показателя включает в себя вычисление среднего значения количества баллов за батарею тестов на первом делителе 5.2, вычисление нормированного значения частного показателя на втором делителе 5.3, сравнение нормированного значения с предварительно заданным минимальным значением частного показателя на компараторе 5.1.

Потенциал логической единицы на выходе компаратора 1.3.1 модуля 1.3 БУ 1 является управляющим сигналом для счетчика адреса 1.3.3, по которому из соответствующего адреса регистра памяти 1.3.2 подаются данные для вычисления частного показателя и оценки ролевой функции. При этом двоичный код, соответствующий количеству тестов в батарее тестов и код, соответствующий нормировочному значению частного показателя, а также код, соответствующий минимально допустимому нормированному значению частного показателя с выходов 1.3.2.3-1.3.2.5 регистра памяти 1.3.2 модуля 1.3 подаются с выхода 1.6 БУ 1 через вход 5.5 БВЧП 5 на делители 5.2, 5.3 и компаратор 5.1 БВЧП 5.

Разрешающим сигналом для последовательной подачи серий тактовых импульсов на первый 5.2 и второй 5.3 делители является импульс, поступающий с выхода компаратора 1.3.1 модуля 1.3 БУ 1, через его выход 1.3.9, регистр сдвига 1.7, элемент «ИЛИ» 1.8, выход 1.14 БУ 1, на вход 8.15 БС 8. Элемент задержки 1.3.4 модуля 1.3 БУ 1 определяет длительность управляющего импульса на выходе 1.3.1.2 компаратора 1.3.1. По окончанию двух последовательных серий тактовых импульсов, поступающих из БС 8 на БВЧП 5, на выходе 5.4 БВЧП формируется двоичный код, соответствующий значению частного показателя.

Отображение оценки частного показателя осуществляется по сигналу с выхода 5.1.2 компаратора 5.1 БВЧП 5, который формируется при равном или большем значении частного показателя относительно заданного минимального нормированного уровня. В данном случае, через вход 7.1 БИ 7 поступает на вход 7.3.1 демультиплексора 7.3. С выходов 7.3.3-7.3.5 демультиплексора 7.3 потенциал логической единицы подается на триггеры 7.14-7.16 для включения одного из индикаторов 7.25-7.27.

Обобщенная оценка готовности к инновационной деятельности формируется БВЧК 9 путем мажоритарного выбора преимущественного количества тех частных показателей интеллекта, значения которых превышают предварительно заданные пороговые значения. Если все частные показатели интеллекта имеют значения, превышающие пороговые, то блок индикации отображает сигнал «Универсал». При этом, со всех ячеек регистра памяти 9.1 считываются логические «1» и через элемент «И» высокий потенциал поступает на вход 7.2 блока индикации и через триггер 7.13 на вход индикатора «Универсал». Бели два и более частных показателей имеют значения ниже пороговых, то на блоке индикации отображается сигнал «Не готов». Обобщенная оценка формируется блоком выбора с помощью элемента логического «И» и мажоритарного элемента «М≥2». При этом потенциал логической «1» поступает с выхода мажоритарного элемента 9.2 через выход 9.4 блока выбора и через вход 7.3 блока индикации и триггер 7.28 на вход индикатора «Не готов».

Обнуление первого 4.1 и второго 4.4 накапливающих сумматоров БППБ 4 для подготовки их к следующей батарее тестов осуществляется тактовым импульсом, поступающим через вход 4.4 БППБ 4.

Описанные этапы работы устройства повторяются до тех пор, пока компаратор 1.4.1 модуля 1.4 БУ 1 не зафиксирует равенство кодов «Количество батарей тестов» на выходе регистра памяти 1.4.2 модуля 1.4 БУ 1 и на выходе счетчика адреса 1.3.3 модуля 1.3.

Определение ролевой функции осуществляется путем определения частного показателя, значение которого имеет наибольшее по сравнению с другими частными показателями значение. При этом, значения частных показателей из БВЧП 5 поступают последовательно и записываются в регистр 10.1 БОРФ 10. По адресу поступающему из БУ 1 значения частных показателей из регистра 10.1 поступают на первый 10.2, второй 10.3 и третий 10.4 компараторы. В результате сравнения на компараторах 10.2, 10.3, 10.4 включаются соответствующие индикаторы «Анализатор», «Генератор», или «Реализатор» БИ 7.

Вычисление обобщенного показа-геля в БВОП 6 включает в себя вычисление суммы квадратов значений частных показателей с помощью умножителя 6.1 и накапливающего сумматора 6.2, вычисление среднеквадратического значения частных показателей с помощью вычислителя квадратного корня 6.3 и делителя 6.4.

Потенциал логической единицы на выходе четвертого компаратора 1.4.1 модуля 1.4 БУ 1 является управляющим сигналом для счетчика адреса 1.4.3, по которому из регистра памяти 1.4.2 модуля 1.4 через его выход 1.4.5, выход 1.10 БУ 1, через вход 6.7 БВОП 6 подается на четвертый информационный вход 6.4.4 делителя 6.4 БВОП 6 двоичный код «Количество батарей тестов».

Разрешающим сигналом для подачи последовательных серий тактовых импульсов на умножитель 6.1, вычислитель квадратного корня 6.3 и делитель 6.4 БВОП 6, а также на счетчик адреса 11.1 БРО 11, первый 1 1.2 и второй 11.5 регистры памяти, линейные рекуррентные регистры 11.6-11.V БРО 11 является импульс, который формируется на выходе 1.4.1.1 четвертого компаратора 1.4.1 модуля 1.4 и поступает через его выход 1.4.7, регистр сдвига 1.7, элемент «ИЛИ» 1.8 БУ 1 на выход 1.11 БУ 1, через вход 8.1 БС 8 и элемент «ИЛИ» 8.9 на вход «Старт» 8.2.3 триггерного ключа 8.2.

Определение текущего значения рейтинга испытуемого по значению обобщенного показателя включает к себя запись значения обобщенного показателя очередного испытуемого в первый регистр памяти 11.2, сравнение на компараторе 11.3 этого значения со значениями обобщенных показателей предыдущих испытуемых, которые записаны в соответствующих разрядах линейных рекуррентных регистров 11.6-11.V, подсчет результатов сравнения счетчиком импульсов 11.4 и запись значения рейтингов во второй регистр памяти 11.5. При этом линейные рекуррентные регистры 11.6-11.V включаются в режим «I - упорядочение и определение текущего рейтинга» с помощью потенциала логической «1», который поступает через их пятые входы 11.6.4-11.V.5 из блока управления и включает первый триггер 11.V.3 в режим сдвига, а третий триггер 11.V.5 отключает. Вставка значения обобщенного показателя «в середину» осуществляется включением или выключением первых триггеров 11.6.3…11.V.3 в кольца линейных рекуррентных регистров 11.6-11.V. Отображение идентификационного номера испытуемого и соответствующего ему текущего значения рейтинга осуществляется на индикаторах 7.18 и 7.19 БИ 7.

Определение итогового рейтинга осуществляется аналогичным образом, отличие состоит в том, что линейные рекуррентные регистры 11.6-11.V включаются в режим «II - определение итогового рейтинга». При этом из БУ 1 поступает потенциал логического «0» через десятый 11.10 вход БРО 11, пятые входы 11.6.5-11.V.5 линейных рекуррентных регистров 11.6-11.V на входы логических элементов «И» 11.V.1 которые отключают первые триггеры 11.V.3, а третьи триггеры 11.V.5 включает в режим сдвига.

Разрешающим сигналом для подачи тактовых импульсов на БРО 11 в режиме «II» является импульс, который формируется на выходе 1.5.1.2 пятого компаратора 1.5.1 модуля 1.5 и поступает через его выход 1.5.8, регистр сдвига 1.7, элемент «ИЛИ» 1.8 БУ 1 на выход 1.14 БУ 1, через вход 8.15 БС 8 и элемент «ИЛИ» 8.9 на вход «Старт» 8.2.4 триггерного ключа 8.2.

Размер линейных рекуррентных регистров 11.6-11.V определяется количеством испытуемых в группе и устанавливается с помощью подачи двоичного кода на их управляющие входы с седьмого по m-тый. Соответствующий код подается из пятого модуля 1.5 БУ 1 через его двенадцатый 1.12 Н-разрядный выход и девятый 11.9 вход БРО 11.

Разрешающие сигналы на БС 8 для подачи тактовых импульсов поступают из второго, третьего, четвертого и пятого модулей БУ 1 с задержкой, соответствующей параметрам элементов задержки 1.1.4-1.5.4. При этом своевременная подача очередного разрешающего сигнала из модулей БУ 1 на БС 8 обеспечивается регистром сдвига 1.7 БУ 1, который выполняет задержку разрешающих сигналов до момента завершения очередного этапа работы устройства. Синхронизирующим сигналом, обеспечивающим согласованную работу БУ 1 и БС 8 является импульс, поступающий с выхода 8.5.3 компаратора 8.5 БС 8 через его четырнадцатый выход 8.14, пятнадцатый вход 1.15 БУ 1 на седьмой синхронизирующий вход 1.7.7 регистра сдвига 1.7.

Отображение результата вычисления обобщенного показателя осуществляется на сегментном жидкокристаллическом индикаторе 7.20, на который через Z-разрядный выход дешифратора 7.2 подается код «Значение обобщенного показателя» с выхода делителя 6.4 БВОП 6.

Таким образом, введение новых узлов и конструктивных связей позволяет обеспечить оперативность, упростить масштабирование в зависимости от числа испытуемых, повысить достоверность оценки за счет возможности использования гетерогенных тестов и двухуровневой оценки с помощью частных и обобщенного показателя, обеспечить простую модификацию структуры и содержания тестов изменением исходных данных в микропрограммных автоматах устройства, выполнить отбор кандидатов в состав творческого коллектива по установленным критериям и рейтинга в группе кандидатов, определение для каждого кандидата его функциональной роли в творческом коллективе.

СПИСОК ИСПОЛЬЗОВАННЫХ ИСТОЧНИКОВ ИНФОРМАЦИИ

1. Наумкина Л.Г. Цифровая схемотехника. Конспект лекций по дисциплине «Схемотехника». - М.: Издательство «Горная книга», Издательство Московского горного университета, 2008. - 308 с.

2. Подъяков Е.А., Орлик В.В. Импульсные и цифровые устройства: Учебное пособие. - Новосибирск: Изд-во ПТТУ, 2005. - 116 с.

3. Описание изобретения к авторскому свидетельству СССР № 957209 от 07.09.89 «Устройство для извлечения квадратного корня» авторов А.Н. Флоренсов, В.И. Потапов, М.Ю. Плотников (Омский политехнический институт).

4. Самофалов К.Г., Романкевич A.M., и др. Прикладная теория цифровых автоматов. - Киев. «Вища школа», 1987.

5. Соловьев Г.Н. Арифметические устройства ЭВМ. - М.: «Энергия», 1978.

6. Савельев А.Я. Прикладная теория цифровых автоматов. - М.: «Высшая школа». 1987.

7. Зибчук В.И., Сигорский В.П., Шкуро А.Н. Справочник по цифровой схемотехнике.

8. http://www.elektrotehSo.ru/cfsxem_umSdel.html.

9. Способ деления целых двоичных чисел без остатка, начиная с младших разрядов. И.П. Осинин.

10. http://www.display.by/ru/graphicmodules.htm.

11. Холодкова Л.А. Инновационная культура субъектов военного профессионального образования: теория и практика. Монография. - СПб.: ВУС, 2004. - 236 с.

Изобретение относится к вычислительной технике, в частности к устройствам психологического моделирования действий лиц, вовлеченных в практически важные ситуации. Прибор состоит из блока кодирования ответов (БКО), блока вычисления частных показателей (БВЧП), блока индикации (БИ), блока синхронизации (БС), блока предварительных подсчетов баллов (БППБ), блока вычисления обобщенного показателя (БВОП), блока выбора членов коллектива (БВЧК), блока оценки ролевой функции (БОРФ) и блока рейтинговых оценок (БРО). Техническим результатом изобретения является повышение оперативности проведения исследований. Устройство позволяет осуществлять отбор кандидатов по заданным критериям, определять для каждого участника предпочитаемый характер решаемых задач инновационного процесса и выполнять ранжирование кандидатов по значению обобщенного показателя интеллекта с отображением текущего и обобщенного рейтинга каждого испытуемого в группе кандидатов - участников творческого коллектива. 6 з.п. ф-лы, 22 ил.

1. Прибор для рейтинговой оценки уровня готовности к инновационной деятельности участников творческого коллектива, содержащий блок датчиков, D≥2-разрядный, информационный выход которого подключен к D-разрядному информационному входу блока кодирования ответов (БКО), блок вычисления частных показателей (БВЧП), шестой управляющий выход которого подключен к первому управляющему входу блока индикации (БИ), a N≥2-разрядный управляющий вход БВЧП подключен к TV-разрядному управляющему выходу блока управления, Р≥2-разрядный информационный вход которого подключен к Р-разрядному управляющему выходу блока датчиков, шестой и четвертый управляющие выходы которого подключены соответственно к третьему и первому управляющим входам блока управления, К≥2-разрядный и М≥2-разрядный информационные выходы блока управления подключены соответственно к K-разрядному информационному входу БКО и к М-разрядному информационному входу БИ, отличающийся тем, что дополнительно введены блок синхронизации (БС), блок предварительных подсчетов баллов (БППБ), блок вычисления обобщенного показателя (БВОП), блок выбора членов коллектива (БВЧК), блок оценки ролевой функции (БОРФ) и блок рейтинговых оценок (БРО), второй управляющий вход которого подключен к второму управляющему выходу блока датчиков, четвертый, пятый и шестой синхронизирующие входы БРО подключены соответственно к десятому, одиннадцатому и двенадцатому синхронизирующим выходам блока синхронизации, восьмой, Н≥2-разрядный девятый и десятый управляющие входы БРО подключены соответственно к одиннадцатому, двенадцатому H-разрядному и тринадцатому управляющим выходам блока управления, а седьмой O≥2-разрядный информационный выход БРО подключен к O-разрядному шестому информационному входу БИ, S≥2-разрядный информационный вход БОРФ подключен к S-разрядному информационному выходу БВЧП, четвертый трехразрядный информационный выход БОРФ подключен к четвертому информационному входу БИ, первый информационный вход БВЧК подключен к шестому информационному выходу БВЧП, третий и четвертый информационные выходы БВЧК подключены соответственно к второму и третьему информационным входам БИ, S-разрядный информационный вход БВОП подключен к S-разрядному информационному выходу БВЧП, третий, четвертый и пятый синхронизирующие входы БВОП подключены соответственно к седьмому, восьмому и девятому синхронизирующим выходам блока синхронизации, S-разрядный седьмой управляющий вход БВОП подключен к S-разрядному управляющему выходу блока управления, S-разрядный информационный выход БВОП подключен к S-разрядным информационным входам БИ и БРО, первый и пятый S-разрядные информационные вход и выход БППБ подключены соответственно к S-разрядным информационным выходу БКО и входу БВЧП, шестой S-разрядный вход БППБ подключен к пятому S-разрядному управляющему выходу блока управления, второй и третий синхронизирующие входы БППБ подключены соответственно к третьему и четвертому синхронизирующим выходам блока синхронизации, второй синхронизирующий выход которого подключен к синхронизирующему входу БКО, пятый синхронизирующий выход блока синхронизации подключен к второму синхронизирующему входу БВЧП, шестой выход блока синхронизации подключен к четвертому и третьему синхронизирующим входам соответственно БППБ и БВЧП, а также к второму синхронизирующему входу БВЧК, тринадцатый выход блока синхронизации подключен к второму синхронизирующему входу БВОП и седьмому синхронизирующему входу БИ, седьмой управляющий выход блока управления подключен к пятому и второму управляющим входам БВЧК и БОРФ, восьмой Р-разрядный управляющий выход блока управления подключен к третьему Р-разрядному управляющему входу БОРФ, четырнадцатый управляющий выход и пятнадцатый управляющий вход блока управления подключены соответственно к пятнадцатому управляющему входу и четырнадцатому выходу блока синхронизации, первый управляющий выход блока датчиков подключен к первым управляющим входам блока синхронизации и БРО, а также к восьмому управляющему входу БИ, причем блок синхронизации и блок управления снабжены соответственно F≥2-разрядной и W≥2-разрядной шинами ввода исходных данных синхронизации и управления соответственно.

2. Устройство по п.1, отличающееся тем, что блок предварительных подсчетов баллов (БППБ) состоит из каскадно включенных по S-разрядному информационному сигналу первого накапливающего сумматора, делителя, умножителя и второго накапливающего сумматора, первого и второго элементов «или», причем 5-разрядные информационные вход первого и выход второго накапливающих сумматоров являются соответственно 5-разрядными информационными входом и выходом БППБ, синхронизирующий вход делителя является вторым синхронизирующим входом БППБ, вторые входы умножителя и первого элемента «или» объединены и являются третьим синхронизирующим входом БППБ, третьи входы первого и второго накопительных сумматоров подключены к выходам соответственно первого и второго элементов «или», второй вход второго элемента «или» является четвертым синхронизирующим входом БППБ, четвертый S-разрядный управляющий вход делителя и объединенные третьи входы первого и второго элементов «или» являются соответственно, S-разрядным седьмым и шестым управляющими входами БППБ.

3. Устройство по п.1, отличающееся тем, что блок вычисления обобщенного показателя (БВОП) состоит из каскадно включенных по S-разрядному информационному сигналу умножителя, накапливающего сумматора, вычислителя квадратного корня и делителя, причем первый S-разрядный информационный вход умножителя и третий S-разрядный информационный выход делителя являются соответственно S-разрядными информационными входом и выходом БВОП, четвертый S-разрядный управляющий вход делителя является седьмым S-разрядным управляющим входом БВОП, синхронизирующие вход умножителя, вход вычислителя квадратного корня и вход делителя являются соответственно третьим, четвертым и пятым синхронизирующими входами БВОП, а управляющий вход накапливающего сумматора является вторым управляющим входом БВОП.

4. Устройство по п.1, отличающееся тем, что блок синхронизации (БС) состоит из генератора тактовых импульсов, триггерного ключа, демультиплексора, счетчика тактовых импульсов, компаратора, счетчика адреса, регистра памяти, элемента задержки и элемента «ИЛИ», информационный выход компаратора подключен к входу «Стоп» триггерного ключа и через элемент задержки к информационному входу счетчика адреса, D≥2-разрядные первый и второй информационные входы компаратора подключены соответственно к D-разрядным информационным выходу счетчика тактовых импульсов и выходу регистра памяти, R≥2-разрядный управляющий выход счетчика адреса подключен к R-разрядным управляющим входам регистра памяти и демультиплексора, информационный выход триггерного ключа подключен к информационному входу счетчика тактовых импульсов и информационному входу демультиплексора, выход генератора тактовых импульсов подключен к первому информационному входу триггерного ключа, управляющий вход «Старт» триггерного ключа подключен к выходу элемента «ИЛИ», девятый вход которого является пятнадцатым управляющим входом БС, а информационные выходы демультиплексора с третьего по четырнадцатый являются синхронизирующими выходами соответственно со второго по тринадцатый БС, причем четвертый, шестой, восьмой, девятый, одиннадцатый, двенадцатый и тринадцатый информационные выходы демультиплексора подключены соответственно к второму, третьему, четвертому, пятому, шестому, седьмому и восьмому входам элемента «ИЛИ», информационный выход компаратора является четырнадцатым управляющим выходом БС, входы «Установка нуля» счетчика тактовых импульсов и счетчика адреса объединены и являются первым управляющим входом БС, а D-разрядный информационный выход и R-разрядный адресный вход, а также разрешающий запись второй вход регистра памяти образуют F-разрядную шину исходных данных БС, где F=D+R+1.

5. Устройство по п.1, отличающееся тем, что блок выбора членов коллектива (БВЧК) состоит из регистра сдвига, мажоритарного элемента, элемента «И» и трех инвертирующих элементов, третий четвертый и пятый информационные выходы регистра сдвига подключены через инвертирующие элементы соответственно к первому, второму и третьему информационным входам мажоритарного элемента и к первому, второму и третьему входам элемента «И», причем первый информационный вход регистра сдвига является первым информационным входом БВЧК, второй и шестой управляющие входы регистра сдвига являются соответственно вторым и пятым управляющими входами БВЧК, а четвертые информационные выходы элемента «И» и мажоритарного элемента являются соответственно третьим и четвертым информационными выходами БВЧК.

6. Устройство по п.1, отличающееся тем, что блок оценки ролевой функции (БОРФ) состоит из регистра памяти, первого, второго и третьего компараторов двоичных чисел, второй информационный выход регистра памяти подключен к первому информационному входу первого компаратора и третьему информационному входу третьего компаратора, третий информационный выход регистра памяти подключен к третьему информационному входу первого компаратора и первому информационному входу второго компаратора, четвертый информационный выход регистра памяти подключен к третьему информационному входу второго компаратора и первому информационному входу третьего компаратора, причем первый S-разрядный информационный вход регистра памяти является первым информационным входом БОРФ, пятый и P-разрядный шестой управляющие входы регистра памяти являются соответственно вторым и Р-разрядным третьим управляющими входами БОРФ, информационные выходы первого, второго и третьего компараторов образуют четвертый трехразрядный информационный выход БОРФ.

7. Устройство по п.1, отличающееся тем, что блок рейтинговых оценок (БРО) состоит из счетчика адреса, первого и второго регистров памяти, компаратора, счетчика импульсов и V-5 линейных рекуррентных регистров, вторые информационные входы которых подключены к V-разрядному информационному выходу первого регистра памяти, третьи информационные выходы линейных рекуррентных регистров подключены к V-разрядному третьему информационному входу компаратора, информационный выход которого подключен к четвертым управляющим входам линейных рекуррентных регистров и к первому информационному входу счетчика импульсов, G≥2-разрядный информационный выход счетчика импульсов подключен к G-разрядному информационному входу второго регистра памяти, I-разрядный, где I≥2 информационный выход счетчика адреса подключен к I-разрядным управляющим входам первого и второго регистров памяти, причем первый информационный вход счетчика адреса является вторым информационным входом БРО, третий управляющий вход счетчика адреса является восьмым управляющим входом БРО, второй и S-разрядный четвертый входы первого регистра памяти являются соответственно четвертым синхронизирующим и третьим информационным входами БРО, I-разрядный выход счетчика адреса и G-разрядный выход второго регистра памяти образуют седьмой O-разрядный, где O=G+I информационный выход БРО, третий управляющий вход второго регистра памяти и первый информационный вход счетчика адреса объединены и являются шестым синхронизирующим входом БРО, пятые управляющие входы линейных рекуррентных регистров объединены и являются десятым управляющим входом БРО, шестые синхронизирующие входы линейных рекуррентных регистров объединены и являются пятым синхронизирующим входом БРО, управляющие входы с седьмого по m-й линейных рекуррентных регистров образуют H-разрядный, где H=(m-5)(V-5), девятый управляющий вход БРО, а первые управляющие входы линейных рекуррентных регистров, пятый управляющий вход первого, четвертый управляющий вход второго регистров памяти и второй управляющий вход счетчика импульсов объединены и являются первым управляющим входом БРО.