ПРЕОБРАЗОВАТЕЛЬ КОДА Российский патент 2005 года по МПК H03M5/12 

Изобретение относится к вычислительной технике и может быть использовано в системах передачи цифровой информации.

Известен преобразователь кода (см. А.С. СССР №1332536 от 07.03.86, МКИ: Н 03 М 5/12, "Преобразователь кода", И.Б.Келтуяла, опубл. 23.08.87, Бюл. №31), содержащий генератор импульсов, прямой выход которого соединен с вторыми входами первого и второго элементов И, элемент НЕ, выход которого подключен к первому входу второго элемента И, триггер, выход которого является выходом преобразователя. Первый вход первого элемента И объединен с входом элемента НЕ и является входом преобразователя. D-вход триггера подключен к выходу элемента НЕ. Выходы первого и второго элементов И и инверсный выход генератора импульсов соединены соответственно с S-, R- и С-входами триггера.

Недостатком известного преобразователя кода является низкое быстродействие из-за низкой скорости преобразования.

Наиболее близким по технической сущности к заявляемому изобретению является преобразователь кода (см. статью В.П.Климова, И.М.Казанова, И.Л.Вишнякова "Кодирующие устройства оптических каналов" в сборнике статей "Электронная техника в автоматике", под ред. Ю.И.Конева, выпуск 16. - М.: Радио и связь, 1985 г., с.263, рис.5, а), содержащий инвертор, вход которого является тактовым входом преобразователя и соединен с тактовым входом первого триггера и входом селекции мультиплексора, а выход соединен с тактовым входом второго триггера. Информационный вход первого триггера является информационным входом преобразователя, а выход соединен с первым входом мультиплексора и информационным входом второго триггера, инверсный выход которого соединен со вторым входом мультиплексора, выход которого является выходом преобразователя.

Недостатками известного преобразователя кода являются:

- сложность выделения момента начала поступления полезной информации ввиду постоянного формирования последовательности импульсов на выходе преобразователя в режиме ожидания;

- отсутствие возможности формирования на выходе преобразователя кода информационных посылок определенной длины вследствие отсутствия в схеме преобразователя кода устройства, задающего количество битов в выходной информационной посылке;

- необходимость формирования признака начала информационной посылки, обеспечивающего взаимную синхронизацию приемника и передатчика и достоверную передачу сообщений вследствие использования фазоманипулированного кода в качестве выходного кода преобразователя.

Задачей, на решение которой направлено заявляемое изобретение, является создание преобразователя кода, обладающего расширенными функциональными возможностями, а именно: формирование на выходе преобразователя сигнала логического "0" в режиме ожидания, формирование на выходе преобразователя информационных посылок определенной длины, формирование на выходе самосинхронизирующейся последовательности импульсов, не требующей дополнительного формирования признака начала информационной посылки.

Технический результат достигается тем, что преобразователь кода содержит триггер, тактовый вход и выход. Новым является введение регистра, счетчика, формирователя импульсов, элемента ИЛИ, группы информационных входов, входа начальной установки и входа пуска, триггер выполнен в виде RS-триггера, при этом инверсный выход RS-триггера соединен с R-входом счетчика, R-вход RS-триггера - с выходом элемента ИЛИ, а S-вход - с входом пуска преобразователя и входом разрешения параллельной загрузки регистра, информационные входы которого соединены с соответствующими входами группы информационных входов преобразователя, тактовый вход регистра - с выходом формирователя импульсов и выходом преобразователя, а выход регистра с первым входом формирователя импульсов, второй и третий входы которого соединены соответственно с выходами первого и второго разрядов счетчика, тактовый вход которого соединен с тактовым входом преобразователя, а выход разряда n счетчика - с первым входом элемента ИЛИ, второй вход которого соединен с входом начальной установки преобразователя.

Указанная совокупность признаков позволяет расширить функциональные возможности преобразователя кода, а именно:

- обеспечить формирование на выходе преобразователя сигнала логического "0" в режиме ожидания за счет блокирования работы преобразователя в режиме ожидания;

- обеспечить формирование на выходе преобразователя информационных посылок определенной длины за счет задания количества битов в выходной информационной посылке;

- обеспечить формирование на выходе самосинхронизирующейся последовательности импульсов, не требующей дополнительного формирования признака начала информационной посылки за счет использования широтно-манипулированного кода, формируемого путем манипуляции шириной импульсов внутри постоянных битовых интервалов, в качестве выходного кода преобразователя.

На фиг.1 приведена принципиальная электрическая схема преобразователя кода; на фиг.2 - принципиальная электрическая схема формирователя импульсов.

Преобразователь кода содержит (см. фиг.1) триггер 1, тактовый вход 2, выход 3, регистр 4, счетчик 5, формирователь 6 импульсов, элемент 7 ИЛИ, группу информационных входов 8, вход 9 начальной установки и вход 10 пуска. Триггер 1 выполнен в виде RS-триггера. Инверсный выход RS-триггера 1 соединен с R-входом счетчика 5, R-вход RS-триггера 1 - с выходом элемента 7 ИЛИ, а S-вход - с входом 10 пуска преобразователя и входом разрешения параллельной загрузки регистра 4. Информационные входы регистра 4 соединены с соответствующими входами группы 8 информационных входов преобразователя, тактовый вход регистра - с выходом формирователя 6 импульсов и выходом преобразователя, а выход регистра с первым входом формирователя 6 импульсов. Второй и третий входы формирователя 6 импульсов соединены соответственно с выходами первого и второго разрядов счетчика 5, тактовый вход которого соединен с тактовым входом преобразователя, а выход разряда n счетчика - с первым входом элемента 7 ИЛИ, второй вход которого соединен с входом 9 начальной установки преобразователя.

Формирователь 6 импульсов (см. фиг.2) содержит четыре элемента И-НЕ 11, 12, 13 и 14, выход элемента 11 И-НЕ соединен с первым входом элемента 13 И-НЕ, а первый и второй входы объединены и соединены с третьим входом формирователя 6 импульсов и первым входом элемента 12 И-НЕ, второй вход которого соединен с первым входом формирователя 6 импульсов, а выход - с первым входом элемента 14 И-НЕ, выход которого соединен с выходом формирователя 6 импульсов, а второй вход - с выходом элемента 13 И-НЕ, второй вход которого соединен со вторым входом формирователя 6 импульсов.

Преобразователь кода работает следующим образом.

В исходном состоянии на тактовом входе 2, входах группы 8 информационных входов, входе 9 начальной установки и входе 10 пуска преобразователя присутствует уровень логического "0".

На вход 9 начальной установки подается импульс, который через элемент 7 ИЛИ поступает на R-вход RS-триггера 1 и устанавливает последний в нулевое состояние. На инверсном выходе RS-триггера 1 устанавливается уровень логической "1", который поступает на R-вход счетчика 5 и удерживает последний в нулевом состоянии. На выходе 3 преобразователя присутствует уровень логического "0".

Преобразователь готов к преобразованию кода. На входы группы 8 входов подается информация в двоичном коде: первый бит информационной посылки на первый информационный вход регистра 4, второй бит - на второй информационный вход и т.д. На вход 2 поступают тактовые импульсы. На вход 10 пуска подается импульс длительностью от двух до трех периодов тактовой последовательности, поступающей на вход 2. Регистр 4 переводится в режим параллельной загрузки. RS-триггер 1 устанавливается в единичное состояние и на его инверсном выходе устанавливается уровень логического "0", который поступает на R-вход счетчика 5, разрешая его переключение. С приходом импульса, поступающего на вход 2, на выходе первого разряда счетчика 5 устанавливается уровень логической "1", который поступает на второй вход формирователя 6 импульсов, на выходе которого устанавливается уровень логической "1". Положительный перепад с выхода формирователя 6 импульсов поступает на тактовый вход регистра 4, осуществляя запись информации с входов группы 8 входов в регистр4 и, соответственно, выдачу на выход регистра 4 логического уровня первого бита информационной посылки. Далее происходит преобразование в зависимости от логического состояния бита информационной посылки, при этом после окончания импульса, поступающего на вход 10 пуска, регистр 4 переводится в режим сдвига информации влево. На один бит информационной посылки приходится четыре импульса на тактовом входе 2, при этом, если на выходе регистра 4 присутствует уровень логического "0", то на выходе формирователя 6 импульсов формируется последовательность логических уровней "1", "0", "0", "0", а если присутствует уровень логической "1", то - "1", "1", "1", "0".

В начале преобразования следующего бита информационной посылки с приходом импульса, поступающего на вход 2, на выходе первого разряда счетчика 5 устанавливается уровень логической "1", который поступает на второй вход формирователя 6 импульсов, на выходе которого устанавливается уровень логической "1". Положительный перепад с выхода формирователя 6 импульсов поступает на тактовый вход регистра 4, осуществляя в нем сдвиг информации влево и, соответственно, выдачу на выход регистра 4 логического уровня преобразуемого бита информационной посылки.

Преобразование последующих битов информационной посылки осуществляется аналогично.

В момент окончания преобразования последнего бита информационной посылки с приходом импульса, поступающего на вход 2, на выходе разряда n счетчика 5 устанавливается уровень логической "1", который через элемент 7 ИЛИ поступает на R-вход RS-триггера 1 и устанавливает последний в нулевое состояние. На инверсном выходе RS-триггера 1 устанавливается уровень логической "1", который поступает на R-вход счетчика 5, сбрасывая его в нулевое состояние и запрещая его переключение.

Для преобразования следующей информационной посылки необходимо на входы группы 8 входов подать информацию в двоичном коде, а на входе 10 пуска сформировать импульс длительностью от двух до трех периодов тактовой последовательности, поступающей на вход 2.

Изготовлен лабораторный макет преобразователя кода, испытания которого подтвердили осуществимость и практическую ценность заявляемого объекта.

Изобретение относится к вычислительной технике. Технический результат заключается в расширении функциональных возможностей из-за формирования на выходе преобразователя сигнала логического нуля в режиме ожидания, формирования на выходе преобразователя информационных посылок определенной длины, формирования на выходе самосинхронизирующейся последовательности импульсов, не требующей дополнительного формирования признака начала информационной посылки. Преобразователь кода содержит RS-триггер (1), тактовый вход (2) и выход (3), регистр (4), счетчик (5), формирователь импульсов (6), элемент ИЛИ (7), группу информационных входов (8), вход начальной установки (9), вход пуска (10). 2 ил.

Преобразователь кода, содержащий триггер, тактовый вход и выход, отличающийся тем, что введены регистр, счетчик, формирователь импульсов, элемент ИЛИ, группа информационных входов, вход начальной установки и вход пуска, триггер выполнен в виде RS-триггера, при этом инверсный выход RS-триггера соединен с R-входом счетчика, R-вход RS-триггера - с выходом элемента ИЛИ, а S-вход - с входом пуска преобразователя и входом разрешения параллельной загрузки регистра, информационные входы которого соединены с соответствующими входами группы информационных входов преобразователя, тактовый вход регистра - с выходом формирователя импульсов и выходом преобразователя, а выход регистра с первым входом формирователя импульсов, второй и третий входы которого соединены соответственно с выходами первого и второго разрядов счетчика, тактовый вход которого соединен с тактовым входом преобразователя, а выход разряда n счетчика - с первым входом элемента ИЛИ, второй вход которого соединен с входом начальной установки преобразователя.