ПРЕОБРАЗОВАТЕЛЬ БИНАРНОГО КОДА В ШИРОТНО-МАНИПУЛИРОВАННЫЙ КОД Российский патент 2005 года по МПК H03M5/12 

Изобретение относится к вычислительной технике и может быть использовано в системах передачи цифровой информации.

Известен преобразователь кода (см. А.С. СССР №1332536 от 07.03.86, МКИ: Н 03 М 5/12, “Преобразователь кода”, И.В.Келтуяла, опубл. 23.08.87, Бюл. №31), содержащий генератор импульсов, прямой выход которого соединен со вторыми входами первого и второго элементов И, элемент НЕ, выход которого подключен к первому входу второго элемента И, триггер, выход которого является выходом преобразователя. Первый вход первого элемента И объединен с входом элемента НЕ и является входом преобразователя. D-вход триггера подключен к выходу элемента НЕ. Выходы первого и второго элементов И и инверсный выход генератора импульсов соединены соответственно с S-, R- и С- входами триггера.

Недостатком известного преобразователя кода является низкое быстродействие из-за низкой скорости преобразования.

Наиболее близким по совокупности существенных признаков к заявляемому изобретению является преобразователь кода (см. статью В.П.Климова, И.М.Казанова, И.Л.Вишнякова "Кодирующие устройства оптических каналов" в сборнике статей "Электронная техника в автоматике", под ред. Ю.И.Конева, выпуск 16. - М.: Радио и связь, 1985 г., с.263, рис.5, 6), содержащий первый триггер, выход которого соединен с первыми входами первого и второго элементов И-НЕ, а тактовый вход - с тактовым входом преобразователя и тактовым входом второго триггера, J-вход и К-вход которого соединены с выходами соответственно первого и второго элементов И-НЕ, а выход - с выходом преобразователя. Второй вход первого элемента И-НЕ соединен с информационным входом преобразователя и входом инвертора, выход которого соединен со вторым входом второго элемента И-НЕ.

Недостатками известного преобразователя кода являются:

- сложность выделения момента начала поступления полезной информации ввиду постоянного формирования последовательности импульсов на выходе преобразователя в режиме ожидания;

- необходимость формирования признака начала информационной посылки, обеспечивающего взаимную синхронизацию приемника и передатчика и достоверную передачу сообщений вследствие использования фазоманипулированного кода в качестве выходного кода преобразователя;

- отсутствие возможности формирования на выходе преобразователя кода информационных посылок определенной длины вследствие отсутствия в схеме преобразователя кода устройства, задающего количество битов в выходной информационной посылке.

Задачей, на решение которой направлено заявляемое изобретение, является создание преобразователя кода, обладающего расширенными функциональными возможностями, а именно формирование на выходе преобразователя сигнала логического "0" в режиме ожидания, формирование на выходе самосинхронизирующейся последовательности импульсов, не требующей дополнительного формирования признака начала информационной посылки, формирование на выходе преобразователя информационных посылок определенной длины.

Технический результат, заключающийся в расширении функциональных возможностей, достигается тем, что в преобразователь кода, содержащий первый и второй триггеры, тактовый вход первого триггера соединен с тактовым входом преобразователя кода, элемент И-НЕ и выход, введены регистр, два элемента ИЛИ, счетчик, RS-триггер, группа информационных входов и вход пуска, первый и второй триггеры выполнены в виде счетных триггеров с R-входами, при этом группа информационных входов соединена с соответствующими информационными входами регистра, тактовый вход которого соединен с выходом первого элемента ИЛИ, а выход соединен с первым входом элемента И-НЕ, выход которого соединен с R-входом второго счетного триггера, тактовый вход которого соединен с выходом первого счетного триггера и с первым входом второго элемента ИЛИ, а выход второго счетного триггера - со вторым входом второго элемента ИЛИ, выход которого является выходом преобразователя кода и соединен с первым входом первого элемента ИЛИ и тактовым входом счетчика, выход которого соединен с R-входом RS-триггера, S-вход которого соединен с входом пуска, прямой выход - со вторым входом элемента И-НЕ, а инверсный выход - со вторым входом первого элемента ИЛИ и R-входами первого счетного триггера и счетчика.

Указанная совокупность признаков позволяет расширить функциональные возможности преобразователя кода, а именно:

- обеспечить формирование на выходе преобразователя сигнала логического "0" в режиме ожидания и формирование на выходе преобразователя информационных посылок определенной длины за счет блокирования работы преобразователя в режиме ожидания и задания количества битов в выходной информационной посылке;

- обеспечить формирование на выходе самосинхронизирующейся последовательности импульсов, не требующей дополнительного формирования признака начала информационной посылки за счет использования кода, формируемого путем манипуляции шириной импульсов при постоянных межимпульсных интервалах, в качестве выходного кода преобразователя.

На фиг.1 приведена принципиальная электрическая схема преобразователя кода; на фиг.2 - временные диаграммы работы преобразователя кода.

Преобразователь кода содержит (см. фиг.1) первый 1 и второй 2 триггеры, выполненные в виде счетных триггеров с R-входами, тактовый вход 3, элемент 4 И-НЕ, выход 5, регистр 6, первый 7 и второй 8 элементы ИЛИ, счетчик 9, RS-триггер 10, группу 11 информационных входов и вход 12 пуска. Тактовый вход триггера 1 соединен с тактовым входом 3. Группа 11 информационных входов соединена с соответствующими информационными входами регистра 6, тактовый вход которого соединен с выходом элемента 7 ИЛИ, а выход соединен с первым входом элемента 3 И-НЕ, выход которого соединен с R-входом триггера 2, тактовый вход которого соединен с выходом триггера 1 и с первым входом элемента 8 ИЛИ, а выход триггера 2 - со вторым входом элемента 8 ИЛИ, выход которого является выходом 5 и соединен с первым входом элемента 7 ИЛИ и тактовым входом счетчика 9, выход которого соединен с R-входом RS-триггера 10, S-вход которого соединен с входом 12 пуска, прямой выход - со вторым входом элемента 4 И-НЕ, а инверсный выход - со вторым входом элемента 7 ИЛИ и R-входами триггера 1 и счетчика 9.

Преобразователь кода работает следующим образом.

В исходном состоянии на тактовом входе 3, входах группы 11 входов, входе 12 пуска присутствует уровень логического "0". Триггер 1, триггер 2, регистр 6, счетчик 9, RS-триггер 10 находятся в состоянии логического "0".

Преобразователь готов к преобразованию кода. На входы группы 11 входов подается информация в двоичном коде: первый бит информационной посылки на первый информационный вход регистра 7, второй бит - на второй информационный вход и т.д. На вход 3 (см. фиг.2,а) поступают тактовые импульсы. На вход 12 пуска (см. фиг.2,б) подается сигнал логической "1". RS-триггер 10 устанавливается в единичное состояние, и на его прямом выходе устанавливается уровень логической "1" (см. фиг.2,и), который поступает на второй вход элемента 4 и переводит его в режим инверсии информации, поступающей на его первый вход. В свою очередь на инверсном выходе RS-триггера 10 устанавливается уровень логического "0", который поступает на R-входы триггера 1 и счетчика 9, разрешая их переключение, а также на второй вход элемента 7. На выходе элемента 7 формируется отрицательный перепад, который, поступая на тактовый вход регистра 6, осуществляет запись на выход регистра 6 логического уровня первого бита информационной посылки. Логический уровень сигнала с выхода регистра 6 (см. фиг.2,г) поступает на первый вход элемента 4, инвертируется (см. фиг.2,д) и поступает на R-вход триггера 2, разрешая или запрещая переключение триггера 2 в процессе работы преобразователя.

Преобразование логической "1" происходит следующим образом. На один бит информационной посылки, имеющий состояние логической "1", приходится четыре импульса на тактовом входе 3. По фронту импульса, поступающего на вход 3 (см. фиг.2,а), на выходе триггера 1 устанавливается уровень логической" 1" (см. фиг.2,в), который через элемент 8 поступает на выход 5 (см. фиг.2,ж). В свою очередь триггер 2 переключается в единичное состояние (см. фиг.2,е). По фронту следующего импульса, поступающего на вход 3 (см. фиг.2,а), на выходе триггера 1 устанавливается уровень логического "0" (см. фиг.2,в), на состояние выхода 5 это не влияет (см. фиг.2,ж), т.к. триггер 2 находится в единичном состоянии (см. фиг.2,е) и уровень логической "1" с его выхода через элемент 8 поступает на выход 5. По фронту следующего импульса, поступающего на вход 3 (см. фиг.2,а), на выходе триггера 1 устанавливается уровень логической "1" (см. фиг.2,в), который через элемент 8 поступает на выход 5 (см. фиг.2,ж). В свою очередь триггер 2 переключается в нулевое состояние (см. фиг.2,е). По фронту следующего импульса, поступающего на вход 3 (см. фиг.2,а), на выходе триггера 1 устанавливается уровень логического "0" (см. фиг.2,в), который через элемент 8 поступает на выход 5 (см. фиг.2,ж), т.к. триггер 2 находится в нулевом состоянии (см. фиг.2,е). Отрицательный перепад с выхода элемента 8 (см. фиг.2,ж) поступает на тактовый вход счетчика 9, переключая его, и через элемент 7 на тактовый вход регистра 6, осуществляя запись на его выход следующего бита информационной посылки (см. фиг.2,г). По фронту следующего импульса, поступающего на вход 3 (см. фиг.2,а), начинается преобразование следующего бита информационной посылки.

Преобразование логического "0" происходит следующим образом. На один бит информационной посылки, имеющий состояние логического "0", приходится два импульса на тактовом входе 3. По фронту импульса, поступающего на вход 3 (см. фиг.2,а), на выходе триггера 1 устанавливается уровень логической "1" (см. фиг.2,в), который через элемент 8 поступает на выход 5 (см. фиг.2,ж). Триггер 2 в свою очередь удерживается в нулевом состоянии (см. фиг.2,е). По фронту следующего импульса, поступающего на вход 3 (см. фиг.2,а), на выходе триггера 1 устанавливается уровень логического "0" (см. фиг.2,в), который через элемент 8 поступает на выход 5 (см. фиг.2,ж), т.к. триггер 2 находится в нулевом состоянии (см. фиг.2,е). Отрицательный перепад с выхода элемента 8 (см. фиг.2,ж) поступает на тактовый вход счетчика 9, переключая его, и через элемент 7 на тактовый вход регистра 6, осуществляя запись на его выход следующего бита информационной посылки (см. фиг.2,г). По фронту следующего импульса, поступающего на вход 3 (см. фиг.2,а), начинается преобразование следующего бита информационной посылки.

В момент начала преобразования последнего бита информационной посылки на выходе счетчика 9 присутствует уровень логической "1" (см. фиг.2,з). В момент окончания преобразования последнего бита информационной посылки отрицательным перепадом сигнала, поступающим на тактовый вход счетчика 9 с выхода элемента 8, счетчик 9 переключится так, что на его выходе устанавливается уровень логического "0" (см. фиг.2,з). Таким образом, на выходе счетчика 9 формируется отрицательный перепад (см. фиг.2,з), который переключает в нулевое состояние RS-триггер 10 (см. фиг.2,и), уровень логической "1" с инверсного выхода которого поступает на R-входы триггера 1 и счетчика 9, запрещая их переключение.

Для преобразования следующей информационной посылки необходимо на входы группы 11 входов подать информацию в двоичном коде, а на входе 12 пуска установить уровень логической "1". При этом RS-триггер 10 устанавливается в единичное состояние, а удерживающий потенциал с R-входов триггера 1 и счетчика 9 снимается, разрешая тем самым их переключение. Для обеспечения нормального функционирования преобразователя кода необходимо установить уровень логического "0" на входе 12 пуска и, соответственно, снять удерживающий в единичном состоянии потенциал с S-входа RS-триггера 10 до начала преобразования последнего бита информационной посылки.

Изготовлен лабораторный макет преобразователя кода, испытания которого подтвердили осуществимость и практическую ценность заявляемого объекта.

Изобретение относится к вычислительной технике и может быть использовано в системах передачи цифровой информации. Техническим результатом является расширение функциональных возможностей. Устройство содержит два триггера, выполненных в виде счетных, элемент И-НЕ, регистр, два элемента ИЛИ, счетчик, RS-триггер. 2 ил.

Преобразователь бинарного кода в широтно-манипулированный код, содержащий первый и второй триггеры, тактовый вход первого триггера соединен с тактовым входом преобразователя кода, элемент И-НЕ и выход, отличающийся тем, что введены регистр, два элемента ИЛИ, счетчик, RS-триггер, группа информационных входов и вход пуска, первый и второй триггеры выполнены в виде счетных триггеров с R-входами, при этом группа информационных входов соединена с соответствующими информационными входами регистра, тактовый вход которого соединен с выходом первого элемента ИЛИ, а выход соединен с первым входом элемента И-НЕ, выход которого соединен с R-входом второго счетного триггера, тактовый вход которого соединен с выходом первого счетного триггера и с первым входом второго элемента ИЛИ, а выход второго счетного триггера - со вторым входом второго элемента ИЛИ, выход которого является выходом преобразователя кода и соединен с первым входом первого элемента ИЛИ и тактовым входом счетчика, выход которого соединен с R-входом RS-триггера, S-вход которого соединен с входом пуска, прямой выход - со вторым входом элемента И-НЕ, а инверсный выход - со вторым входом первого элемента ИЛИ и R-входами первого счетного триггера и счетчика.