УСТРОЙСТВО ПРОГРАММНОГО УПРАВЛЕНИЯ Российский патент 2005 года по МПК G06F9/22 

Изобретение относится к автоматике и вычислительной технике, предназначено для выполнения требуемых функций программного управления с автоматическим перезапуском при «зависании» прикладной программы и автоматическим переходом в режим сохранения оперативной информации с помощью резервного источника напряжения питания при отключении или аварии основного источника напряжения питания и может быть использовано, например, в качестве ядра микроконтроллерной или микропроцессорной системы (М-системы) обработки информации и управления в реальном времени с поддержкой режима аппаратного сторожевого таймера для перезапуска при «зависании» прикладной программы М-системы, проектируемой с учетом следующих основных принципов [1]: программного управления, магистрального обмена информацией, модульного построения и наращивания вычислительной мощности.

Современная типовая М-система содержит модуль устройства программного управления на основе микроконтроллера (МК) или микропроцессора (МП), модули функционально ориентированных контроллеров и модемов для ввода-вывода информации в процессе взаимодействия М-системы с внешними объектами (пультом оператора, датчиками событий в объекте управления, исполнительными устройствами, смежными системами и т.п.), блок питания и системную магистраль, образованную шинами управления (ШУ), адреса (ША) и данных (ШД), для обмена информацией между модулями (функционально законченными составными частями М-системы) в процессе функционирования М-системы [2, с.14, рис.1.1].

В общем случае модуль устройства программного управления содержит блок программного управления, образованный автономной памятью, например комбинированной (ОЗУ+ПЗУ+РПЗУ), и вычислителем (содержит, например, МК, кварцевый резонатор и два конденсатора для обеспечения работы внутреннего генератора синхроимпульсов МК [2, с.63, рис.2.6 а], внутреннюю магистраль, входы и выходы ШУ, выходы ША и двунаправленную ШД системной магистрали, приемопередатчики и адаптер магистралей для функционально ориентированного сопряжения МК с внутренней и системной магистралями), и «вспомогательные» схемы (в [2] они не показаны) для управления блоком программного управления при возникновении ряда событий, например включении и выключении блока питания, замыкании на корпус кнопки системного сброса на пульте оператора и т.п.

Одним из эффективных современных МК является байтовый МК AT89S8252 фирмы «Atmel», созданный по усовершенствованной технологии КМОП на основе популярной архитектуры MCS-51 со следующими основными характеристиками: напряжение питания в рабочем режиме от 4 до 6 В при потребляемом токе не более 25 мА, при частоте функционирования 12 МГц, а в режиме микропотребления не менее 2 В и токе потребления 40 мкА (или 100 мкА) при напряжении питания 3В (или 6В); частота функционирования до 24 МГц в диапазоне рабочих температур от -40°С до +85°С; память: РПЗУ (8 Кбайт flash-памяти + 2 Кбайт EEPROM-памяти с электрической перезаписью) + ОЗУ емкостью 256 байт + блок регистров специальных функций (аккумулятор АСС, регистр В для расширения аккумулятора, слово состояния программы PSW, регистр-указатель стека SP, два регистра указателя данных DPTR, четыре байтовых регистра защелки портов Р0, P1, P2 и Р3, регистр IR приоритетов, регистр IE масок прерываний, три таймера/счетчика Т/С0, Т/С1 и Т/С2, регистр T2CON управления таймером/счетчиком 2, регистр SCON управления приемопередатчиком, регистр PCON управления мощностью, регистры SPCR и SPSR управления последовательным синхронным интерфейсом SPI, Watchdog-сторожевой таймер, регистр WMCON управления сторожевым таймером, памятью EEPROM и выбором регистра DPTR); четыре байтовых параллельных порта ввода/вывода Р0(7:0), Р1(7:0), Р2(7:0) и Р3(7:0), причем при записи всех «1» в регистр-защелку порта Р3(7:0) все биты этого порта используются для выполнения альтернативных функций (P3.7=NRD - выходной инверсный сигнал чтения; P3.6=NWR - выходной инверсный сигнал записи; Р3.5=Т1 и Р3.4=Т0 - импульсные входы Т/С1 и Т/С0 соответственно; P3.3=NQ1 и P3.2=NQ0 - соответственно второй и первый входы прерываний, сигнал каждого из которых воспринимается как низкий уровень или срез; P3.1=TXD и P3.0=RXD - соответственно вход и выход последовательного интерфейса типа RS-232C), аналогично все биты порта Р1(7:0), кроме Р1.2 и Р1.3, имеют также альтернативные функции (P1.7=SCK, P1.6=MISO, P1.5=MOSI и P1.4=NSS - соответственно синхросигнал, последовательный вход, последовательный выход и внешний инверсный строб синхронного последовательного интерфейса SPI; Р1.1=Т2ЕХ и Р1.0=Т2 - соответственно выход триггера и импульсный вход Т/С2).

При каждом включении блока питания генерируется импульс сброса RST, по окончании которого составные части М-системы приводятся в рабочее состояние (сбрасываются, инициализируются и тестируются), а затем в общем случае М-система выполняет с разделением во времени несколько функций управления. Эти функции обычно реализуются циклически как взаимодействующие квазипараллельные процессы [2, с.18-34] на временной сетке с некоторым элементарным интервалом времени, формируемым в МК соответствующим таймер/счетчиком в режиме счета внутренних импульсов.

При немгновенных отказах блока питания М-системы сохранность содержимого ОЗУ МК можно обеспечить с помощью маломощного источника (аккумуляторного или батарейного) резервного напряжения питания Ер путем прерывания по инверсному сигналу NAIP аварии источника основного напряжения питания Еп. Для этого МК по сигналу NAIP=0 прерывания должен перезагрузить в ОЗУ все основные параметры прерванного процесса функционирования и по последней команде установить в регистре PCON бит PD перехода в режим микропотребления (Power down) [3, с.83]. Таким образом, при введении в состав М-системы источника резервного питания Ер относительно легко построить устройство программного управления с энергонезависимым ОЗУ современного МК типа AT89S8252. В этом случае МК питается от источника коммутируемого напряжения Ек, функционирующего по напряжениям Еп и Ер. При выключении или аварии блока питания это событие в М-системе обнаруживается изменением сигнала NAIP из «1» в «0», запускающего прерывающую подпрограмму перевода МК в режим микропотребления при напряжении питания Ек≥4В с сохранением содержимого ОЗУ при последующем снижении напряжения питания МК вплоть до Ек≥2В. При каждом включении блока питания исправной М-системы МК выводится из режима микропотребления с полным сохранением содержимого ОЗУ, если импульс сброса RST=1 формируется не раньше, чем Ек достигнет своего нормального уровня Ек≥4В [4, с.75].

Однако в общем случае, например, при кратковременных изменениях напряжения первичной сети блока питания (например, напряжения 27В борт-сети) напряжение Еп также будет изменяться, и при достижении аварийного уровня (например, меньше 4,5В или больше 5,5В) М-система отработает это событие и сначала переведет МК в режим микропотребления, а затем - в рабочий режим по импульсу RST сброса с затратой времени на инициализацию М-системы и тестирование, т.е. с потерей рабочего времени на тестирование, занимающее значительный отрезок времени (от нескольких десятков секунд до нескольких минут).

Кроме того, в реальных условиях функционирования М-система как сложный цифровой автомат с оперативной и постоянной памятью подвержена сбоям, приводящим, в частности, к «зависанию» прикладной программы устройства программного управления. В этой связи сторожевой таймер (Watchdog) приобретает все большую популярность у производителей МК. Например, в МК AT89S8252 сторожевой таймер при включении аппаратуры инициализируется записью в регистр WMCON кода PS[2:0] периода срабатывания таймера и бита WDTRST включения/сброса и предназначен для формирования внутреннего сигнала сброса МК на программно-аппаратном уровне (при WDTRST=1), если прикладная программа выполняет неконтролируемые действия, например «зависла» [2, с.107, 108].

Однако встроенный в МК аппаратно-программный сторожевой таймер хотя и полезен, но в общем случае не позволяет полностью исключить возможность «зависания» М-системы, поскольку при сбое-сбросе в МК бита WDTRST сторожевой таймер отключается и не препятствует «зависанию» МК по другим сбоям. Сбои возникают как следствие внутренних и/или внешних помех, приводят к функциональным нарушениям работы МК, которые полностью устраняются при перезапуске МК по сигналу RST сброса. Кроме того, при сбое-установке в регистре PCON бита PD (или EDL) управления режимом микропотребления (или холостого хода) МК «зависает» вообще (или на время отсутствия прерывания) - см. [2, с.94, 95], причем выход из режима микропотребления может быть осуществлен только подачей на вход активного импульса RST длительностью t_RST, определяемой ограничением

Таким образом, при построении типовой современной М-системы обработки информации и управления в реальном времени, обслуживаемой с оперативным доступом к кнопке СБРОС (RESET), и особенно не обслуживаемой со сбросом только при включении основного напряжения питания Еп и доступом к кнопке СБРОС только в процессе отладки, актуальной является задача надежного автоматического обнаружения двух событий (кратковременной аварии блока питания и «зависания» прикладной программы устройства программного управления) и обеспечения рациональной подпрограммы перезапуска М-системы по каждому событию. В этой связи создание простого устройства программного управления с сохраняемой оперативной памятью при отключении основного напряжения питания и надежным обнаружением кратковременной аварии блока питания или «зависания» прикладной программы (например, за счет обнаружения пропуска импульса или «зависания» (прекращения изменения) импульсного сигнала, формируемого во времени программно вычислителем в качестве функции временной сетки работы М-системы) и обеспечением по каждому из этих событий рациональной подпрограммы перезапуска М-системы, является, на наш взгляд, актуальной технической проблемой.

Создание устройств программного управления с сохраняемой оперативной памятью, как правило, производится на разделении устройства на вычислитель (на основе МК или МП, либо другого устройства, например, типа [5, 6], реализованного с помощью программируемой логической интегральной схемы (ПЛИС)) и автономную оперативную память с сохранением информации, например, типа [7] с блоком питания, либо типа [8, 9] с коммутируемым источником напряжения Ек питания, функционирующим от основного напряжения Еп блока питания или от резервного источника напряжения Ер при выключении или аварии блока питания с устройством контроля, например, типа [10].

Основными недостатками известных устройств программного управления в реальном времени с раздельными вычислителем и автономной оперативной памятью с сохранением информации при построении их на современной элементной базе являются сложность (обусловлена недостаточно полным использованием функциональных возможностей составных частей вычислителя, например его МК с сохранением информации в ОЗУ в режиме микропотребления) и значительная напрасная потеря рабочего времени как из-за «зависания» прикладной программы (при соответствующих сбоях МК из-за внешних и/или внутренних помех даже при наличии в МК аппаратно-программного сторожевого таймера) при отсутствии средств гарантированного автоматического перезапуска М-системы при «зависании», так и на тестирование (от десятков секунд до нескольких минут) при возникновении сигнала NAIP=0 аварии источника питания при каждом кратковременном (при длительности несколько сотен миллисекунд) аварийном изменении уровня напряжения сети (например, напряжения 27 В борт-сети), что обусловлено отработкой вычислителем каждого фронта сигнала NAIP=1 без учета предыстории уровня основного напряжения питания Еп при NAIP=0.

На основании изложенного выше можно сказать, что применение любого устройства программного управления с принципиальной возможностью потери работоспособности в течение длительного времени (из-за неустранимого автоматически «зависания» вычислителя или выполнения программы тестирования при каждом кратковременном появлении сигнала NAIP=0) может приводить к нежелательным (непредсказуемым) последствиям при управлении, например, сложным технологическим процессом в реальном времени.

Известно устройство [11], реализующее создание устройства программного управления с раздельным питанием вычислителя и автономной оперативной памяти с сохранением информации. Устройство [11] содержит датчик сетевого напряжения, первый и второй ключевые элементы, элемент задержки, элемент НЕ, первый и второй элементы И, элемент «Равнозначности», шину сетевого напряжения, соединенную с входами датчика и обоих ключевых элементов, вход управления, являющийся первым входом первого элемента И, второй вход которого через элемент НЕ связан с выходом элемента задержки, показанный в виде входов накопитель (оперативную память с сохранением информации) с источником питания, выходы которого соединены с первыми входами элемента «Равнозначности», выход которого соединен с входом первого ключевого элемента, показанный в виде входов вычислитель с источником питания, выходы которого соединены с первыми входами второго элемента И, выход которого соединен с управляющим входом второго ключевого элемента, выход первого элемента И соединен с последними входами элемента «Равнозначности» и второго элемента И, а выходы первого и второго ключевых элементов соединены с входами источников питания вычислителя и накопителя соответственно, и выход сигнала «Авария сети» (АС), соединенный с входом элемента задержки и соответствующим входом вычислителя.

В исходном выключенном состоянии на вход управления подается сигнал логического «0», ключевые элементы закрыты, напряжение питающей сети не подается на источники питания вычислителя и накопителя, а при включении, обнаружении аварии сети и выключении устройство работает соответственно по программам включения, выключения при аварии питающей сети и выключения следующим образом.

При подаче сетевого питания и включении устройства первый и второй элементы И и элемент «Равнозначности» вырабатывают соответственно цифровые сигналы X1, Х2, Х3 согласно выражениям

Х1=В&NAC(Тз),

X2=X1&PB1&...&PBq,

X3=X1#PH1#...#PHk,

где В - цифровой сигнал включения, который равен «1» или «0» при включенном или выключенном устройстве соответственно;

АС (или NAC(Т₃)) - прямой (или инверсный задержанный на время Тз) цифровой сигнал аварии сети, равный «0» (или «1») при номинальном уровне напряжении сети или «1» (или «0») при аварийном уровне напряжения сети;

Тз - длительность времени задержки сигнала АС элементом задержки;

& и # - операторы логических функций соответственно «И» и «ИЛИ» на языке ABEL;

q и k - число источников питания вычислителя и накопителя соответственно;

PBj (или PHj) - цифровой сигнал контроля уровня j-го источника питания вычислителя (или накопителя), равный «1» или «0» при уровне соответственно выше или ниже порогового при изменении j от единицы до q (или k) включительно.

Программа включения устройства начинается с подачи от питающей сети напряжения на шину сетевого напряжения и сигнала В=1 на первый вход первого элемента И. Если в питающей сети присутствует допустимое напряжение, на выходе датчика вырабатывается сигнал АС=0, проходящий через элементы задержки и НЕ, первый элемент И и элемент «Равнозначности» на вход первого ключевого элемента в виде сигнала X3=X1=NAC=1. Первый ключевой элемент открывается и сетевое напряжение подается на источник питания вычислителя, после установления номинальных уровней которого второй элемент И вырабатывает сигнал Х2=1, разрешающий прохождение сетевого напряжения на источник питания накопителя, после установления номинальных уровней которого по результирующему единичному сигналу X4=PH1&...&PHq исправности источников питания вычислителя и накопителя устройство [11] готово к функционированию. По фронту сигнала Х4=1 устройство [11] производит инициализацию и тестирование как своих составных частей, так и других устройств, связанных с устройством [11] через системную магистраль (ШУ, ША, ШД). После этого устройство [11] приступает к выполнению своих функций, например обработке информации и управления в процессе информационного взаимодействия со всеми другими устройствами с помощью системной магистрали.

Если в некоторый момент времени функционирования устройства при Х4=1 уровень напряжения сети становится ниже допустимого, то датчик вырабатывает сигнал АС=1, по фронту которого запускается программа выключения устройства при аварии сети. Эта программа выполняется так, что при Х4=1 по сигналу АС=1 вычислитель в течение времени, не превышающего Тз, осуществляет запись в накопитель всей необходимой информации текущей программы обработки информации и управления, выдает все необходимые аварийные команды на пульт оператора и другие устройства и останавливается. Далее через время Тз вырабатывается сигнал Х2=Х1=NCA(Тз)=0, второй ключевой элемент закрывается и отключает от источников питания накопителя напряжение сети. Затем при X1=PH1=...=PHq=0 элемент «Равнозначности» вырабатывает сигнал Х3=0, первый ключевой элемент закрывается и отключает от источников питания вычислителя напряжение сети.

Если в некоторый момент времени напряжение сети восстановится до номинального, то через время Тз первый элемент И выставит сигнал Х1=1 и далее повторится полностью описанная выше программа включения при В=1 и АС=0.

При АС=0, Х4=1 по переключению сигнала «В» из «1» в «0» выполняется программа выключения устройства по сигналу Х2=Х1=В=0, полностью аналогичная описанной ранее части программы выключения при аварии сети, выполняемой при X2=X1=NCA=0. При этом необходимо учесть, что для выключения системы с сохранением информации о текущем процессе функционирования системы без искажения информации в накопителе о выключении должно быть сообщено вычислителю заранее по исходному входному сигналу IB=0 выключения, по которому через время Тз (т.е. после выполнения вычислителем спасающей программы подготовки к выключению) при AC=0, Х4=1 сигнал «В» переключается из «1» в «0», и при остановленном вычислителе в устройстве [11] последовательно снимается напряжение сети с источников питания накопителя и вычислителя.

При построении устройства программного управления на основе устройства [11] основным его недостатком является программная и аппаратурная сложность, обусловленная организацией программ включения и выключения с помощью значительного числа сигналов: трех сигналов AC, X4 и IB прерывания вычислителя и множества сигналов AC, NAC, IB, В, X1, РВ1...PBq, PH1...PHk, X2, Х3 управления аппаратурой.

Из известных технических решений наиболее близким по технической сущности к предлагаемому относится устройство [9], содержащее блок программного управления, образованный автономной оперативной памятью на элементах технологии КМОП (содержит микросхему ОЗУ, два элемента И-НЕ, два резистора, вход питания, управляющие входы записи WR, стробирования CS и запрета NCR (сброса), кодовый вход адреса и кодовый вход/выход данных), вычислитель (назван остальной схемой и согласно описанному ранее современному уровню развития техники содержит, например, МК, кварцевый резонатор и два конденсатора для обеспечения функционирования внутреннего генератора синхроимпульсов МК [2, с.63, рис.2.6 а], входы и выходы управления, адреса и данных внутренней магистрали, входы и выходы ШУ, выходы ША и двунаправленную ШД системной магистрали, приемопередатчики и адаптер магистралей (например, на основе ПЛИС) для функционально ориентированного сопряжения МК с внутренней магистралью и системной магистралью, входы и выходы которой соединены с соответствующими входами и выходами блока программного управления), источник коммутируемого напряжения (образован двумя стабилитронами и конденсатором), вход источника основного напряжения питания, соединенный с первыми входами питания блока программного управления и источника коммутируемого напряжения, входы сигнала аварии источника питания NAIP и сброса RST, соединенные с входами прерывания и сброса блока программного управления соответственно, и вход источника резервного напряжения питания (этот вход на схеме отражен в виде гальванической батареи или аккумулятора), соединенный с вторым входом питания источника коммутируемого напряжения, выход которого соединен с вторым входом питания блока программного управления, соединенным с входами питания оперативной памяти и контроллера.

На устройство [9] поступают инверсный сигнал NAIP аварии источника питания и прямой сигнал RST сброса. Сигнал NAIP формируется блоком питания так, что NAIP=0 при выключенном блоке питания или при его аварии (например, при аварийном уровне напряжения сети или напряжения Еп, т.е. при 5,5В≤Еп≤4,5В), а при включенном блоке питания и установившемся напряжении 5,5В≥Еп≥4,5В сигнал NAIP=1. Сигнал RST =0 при NAIP=0, a при NAIP=1 сигнал RST=1 длительностью t_RST≥10 мс формируется автоматически по каждому фронту сигнала NAIP=1 или вручную, например с помощью кнопки СБРОС пульта оператора.

Как сложный цифровой автомат с комбинированной памятью устройство может находиться в одном из трех состояний (выключенном, рабочем, «зависании») при питании МК вычислителя и автономной оперативной памяти напряжением Ек>2В, которое вырабатывает источник коммутируемого напряжения по напряжениям Ер и Еп согласно соотношениям

В выключенном состоянии на устройство [9] поступают сигналы NAIP=0, RST=0, вычислитель вырабатывает сигнал NCR=0 запрещения обращения к автономной оперативной памяти по сигналам WR и CS, оперативная память и МК находятся в режиме микропотребления.

При включении блока питания установление напряжений Еп≈5В, Ек≈Еп отмечается переключением на входе прерывания блока управления сигнала аварии NAIP из «0» в «1», а затем на вход сброса блока программного управления поступает сигнал сброса RST=1 длительностью t_RST≥10 мс. По окончании RST (при Еп≈5В, Ек≈Еп) устройство программного управления переходит в рабочее состояние (NAIP=1, RST=0, NCR=1) и под его управлением инициализируются и тестируются все составные части М-системы, которая затем выполняет свои функции управления и обработки информации в реальном масштабе времени по прикладной программе, содержащейся, например, в РПЗУ МК вычислителя. В рабочем состоянии вычислитель функционирует с обращением к оперативной памяти при NCR=1 по импульсу CS=1 для чтения при WR=0 или записи при WR=1.

В процессе функционирования М-системы каждое изменение сигнала NAIP из «1» в «0», возникающее при выключении блока питания или кратковременном аварийном изменении уровня напряжения сети, запускает прерывающую подпрограмму. Эта подпрограмма выполняется при Ек≥4В так, что вычислитель сначала записывает для сохранения в оперативную память (ОЗУ МК + автономную оперативную память) соответствующую информацию, а затем переводит устройство программного управления в выключенное состояние: выставляет сигнал NCR=0 блокировки обращения к автономной оперативной памяти и переключает МК в режим микропотребления.

При NAIP=1 и RST=0 из рабочего состояния устройство программного управления может перейти в состояние «зависания», например, переходом МК вычислителя в режим микропотребления или холостого хода под воздействием внешних или внутренних помех. В состоянии «зависания» М-система прекращает выполнять свои функции с помощью обмена информации через системную магистраль между составными частями под управлением от устройства программного управления. Из состояния зависания в рабочее состояние устройство переводится выключением и включением блока питания в необслуживаемой или обслуживаемой М-системе, либо формированием сигнала RST нажатием кнопки СБРОС в обслуживаемой М-системе.

Основным недостатком устройства [9] является значительная напрасная потеря рабочего времени М-системы как из-за «зависания» прикладной программы (при соответствующих сбоях МК по внешним и/или внутренним помехам даже при наличии в МК аппаратно-программного сторожевого таймера) при отсутствии средств гарантированного автоматического перезапуска М-системы при «зависании», так и на тестирование (от десятков секунд до нескольких минут) при возникновении сигнала NAIP=0 аварии источника питания при каждом кратковременном (при длительности несколько сотен миллисекунд) аварийном изменении уровня напряжения сети (например, напряжения бортсети 27В), что обусловлено отработкой вычислителем каждого фронта сигнала NAIP=1 без учета предыстории уровня основного напряжения питания Еп при NAIP=0.

Предлагаемым изобретением принципиально решается задача сокращения напрасных потерь рабочего времени устройства (т.е. и М-системы) при каждом «зависании» его прикладной программы или кратковременном возникновении сигнала аварии источника питания за счет автоматического рационального перезапуска устройства (исключения тестирования М-системы при обнаружении кратковременной аварии источника основного напряжения питания) по импульсу сброса, который генерируется в результате аппаратного обнаружения любого из этих событий.

Для достижения этого технического результата в устройство программного управления, содержащее блок программного управления, управляющие входы и выходы, кодовый выход адреса и двунаправленную кодовую шину данных системной магистрали, являющиеся управляющими входами и выходами, кодовым выходом адреса и двунаправленной кодовой шиной данных блока программного управления соответственно, вход сброса, инверсный вход аварии основного источника питания, источник коммутируемого напряжения, шину основного источника питания, соединенную с первыми входами питания блока программного управления и источника коммутируемого напряжения, шину резервного источника питания, соединенную с вторым входом питания источника коммутируемого напряжения, выходная шина которого соединена с вторым входом питания блока программного управления, дополнительно содержит технологический управляющий вход, пороговый элемент со срабатыванием по запуску и отпусканием по уровню напряжения питания, прерыватель, снабженный выходом и тремя входами, и управляемый формирователь импульсов, снабженный двумя выходами, двумя управляющими входами, импульсным входом, входом запуска по фронту и входом запуска по нулевому уровню с задержкой, соединенному с инверсным входом сброса устройства, вход аварии основного источника питания которого соединен с первым управляющим входом формирователя импульсов, первым входом прерывателя и входом запуска порогового элемента, выход которого соединен с входом запуска по фронту формирователя импульсов, второй управляющий вход которого соединен с технологическим управляющим входом устройства, шина основного источника питания которого соединена с входами питания порогового элемента, формирователя импульсов и прерывателя, второй вход которого соединен с первым дополнительным управляющим выходом блока программного управления, второй дополнительный управляющий выход которого соединен с импульсным входом формирователя импульсов, первый выход которого соединен с входом сброса блока программного управления, вход прерывания которого соединен с выходом прерывателя, который содержит первый элемент НЕ и четыре элемента И-НЕ, первый вход первого из которых соединен с первым входом прерывателя и через первый элемент НЕ связан с первым входом второго элемента И-НЕ, выход которого соединен с первым входом третьего элемента И-НЕ, выход которого соединен с первым входом четвертого элемента И-НЕ и выходом прерывателя, второй вход которого соединен с вторым входом первого элемента И-НЕ, выход которого соединен с вторым входом четвертого элемента И-НЕ, второй вход третьего элемента И-НЕ соединен с выходом четвертого элемента И-НЕ, третий вход которого соединен с вторым входом второго элемента И-НЕ и третьим входом прерывателя, который соединен с вторым выходом формирователя импульсов, который содержит пятый элемент И-НЕ, пять резисторов, первый конденсатор, второй элемент НЕ, третий элемент НЕ с открытым коллекторным выходом, первый и второй элементы И и управляемый генератор импульсов, снабженный выходом, управляющим входом, импульсным входом и входом запуска, который соединен с первым выводом первого конденсатора, первым входом первого элемента И и выходом пятого элемента И-НЕ, первый вход которого связан через второй элемент НЕ с первым выводом первого резистора, второй вывод которого соединен с вторым выводом первого конденсатора и первым выводом второго резистора, второй вывод которого соединен с входом запуска формирователя импульсов по нулевому уровню с задержкой и первым выводом третьего резистора, второй вывод которого соединен с входом запуска формирователя импульсов по фронту, вторыми входами пятого элемента И-НЕ и первого элемента И и первым выводом четвертого резистора, второй вывод которого соединен с выходом третьего элемента НЕ и первым выходом формирователя импульсов, второй выход которого является выходом первого элемента И, вход третьего элемента НЕ соединен с выходом генератора импульсов, управляющий вход которого соединен с выходом второго элемента И, первый вход которого является первым управляющим входом формирователя импульсов, второй управляющий вход которого соединен с вторым входом второго элемента И и связан через пятый резистор с шиной основного источника напряжения питания, импульсный вход формирователя импульсов является импульсным входом генератора импульсов, который содержит детектор огибающей импульсного сигнала, снабженный выходом, входом установки и импульсным входом, шестой элемент И-НЕ, третий элемент И, шестой и седьмой резисторы и второй конденсатор, первый вывод которого соединен с первым входом шестого элемента И-НЕ и выходами третьего элемента И и генератора, вход запуска которого является первым входом третьего элемент И, второй вход которого через шестой резистор связан с вторым выводом второго конденсатора и первым выводом седьмого резистора, второй вывод которого соединен с выходом детектора, вход установки которого соединен с выходом шестого элемента И-НЕ, второй вход которого является управляющим входом генератора, импульсным входом которого является импульсный вход детектора, причем все элементы прерывателя и формирователя импульсов, возможно за исключением третьего элемента НЕ, являются элементами технологии КМОП.

Автору неизвестны технические решения, содержащие признаки, эквивалентные отличительным признакам (введение технологического управляющего входа, порогового элемента, прерывателя и управляемого формирователя импульсов) предлагаемого устройства программного управления, которые (по сравнению с прототипом [9]) позволяют принципиально сократить напрасные потери рабочего времени устройства программного управления (т.е. и М-системы) при каждом «зависании» его прикладной программы или кратковременном возникновении сигнала аварии источника основного напряжения питания за счет перезапуска устройства с помощью формирования импульса сброса как результата аппаратного обнаружения любого из этих событий и исключения тестирования М-системы при идентификации события как кратковременной аварии основного источника напряжения питания.

На фиг.1 приведена функциональная схема устройства программного управления в целом с функциональными схемами прерывателя и возможной реализацией порогового элемента, а на фиг.2 и 3 приведены функциональные схемы управляемого формирователя импульсов и блока программного управления соответственно при реализации устройства, в частности с байтовой ШД и 13-разрядной ША с использованием интегральных микросхем (ИС) как импортных (ИС AT89S8252, созданной фирмой «Atmel» по усовершенствованной КМОП технологии, и ПЛИС, например EPM7128ST100-10 фирмы «Altera» в качестве адаптера магистралей), так и отечественных технологии КМОП, например 537РУ17 (или 16) в качестве автономной оперативной памяти и серии 1554 (или 1564) для построения остальных составных частей устройства с учетом того, что ИС 1554 функционируют в диапазоне температур от -45°С до +85°С при напряжении питания от +2 до +6В при постоянном токе по каждому выходу до 24 мА и входном токе по каждому входу от -1 до +1мкА [12, с.15, с.21 табл.3.1]. Кроме того [12, с.16], ИС серии 1554 способны работать с выходным током не менее 75 мА и выходным напряжением не менее 3,85В при Еп=5,5В с сопротивлением нагрузки Zo=50 ОМ.

Устройство программного управления в целом содержит (фиг.1) блок 1 программного управления, управляющие входы 2 и выходы 3, кодовый выход 4 адреса и двунаправленную кодовую шину 5 данных системной магистрали, являющиеся соответственно управляющими входами и выходами, кодовым выходом адреса и двунаправленной кодовой шиной данных блока 1, первый 6 и второй 7 дополнительные управляющие выходы блока 1, инверсный вход 8 сброса, инверсный вход 9 аварии основного источника питания, источник 10 коммутируемого напряжения питания, шину 11 источника основного напряжения питания, соединенную с первыми входами питания блока 1 и источника 10 коммутируемого напряжения, шину 12 источника резервного напряжения питания, соединенную с вторым входом питания источника 10 коммутируемого напряжения, выходная шина 13 которого соединена с вторым входом питания блока 1, технологический управляющий вход 14, пороговый элемент 15 со срабатыванием по запуску и отпусканием по уровню напряжения питания, прерыватель 16, снабженный выходом и тремя входами, и управляемый формирователь 17 импульсов, снабженный первым 18 и вторым 19 выходами, двумя управляющими входами, импульсным входом, входом запуска по фронту и входом запуска по нулевому уровню с задержкой, соединенному с входом 8 сброса устройства, вход 9 аварии основного источника питания которого соединен с первым управляющим входом формирователя 17, первым входом прерывателя 16 и входом запуска порогового элемента 15, выход которого соединен с входом запуска по фронту формирователя 17, второй управляющий вход которого соединен с технологическим управляющим входом 14 устройства, шина 11 источника основного напряжения питания которого соединена с входами питания порогового элемента 15, формирователя 17 и прерывателя 16, второй вход которого соединен с первым дополнительным управляющим выходом 6 блока 1, второй дополнительный управляющий выход 7 которого соединен с импульсным входом формирователя 17, первый выход 18 которого соединен с входом сброса блока 1, вход прерывания которого соединен с выходом прерывателя 16, который содержит первый элемент 20 НЕ и четыре элемента 21-24 И-НЕ, первый вход первого 21 из которых соединен с первым входом прерывателя 16 и через первый элемент 20 НЕ связан с первым входом второго элемента 22 И-НЕ, выход которого соединен с первым входом третьего элемента 23 И-НЕ, выход которого соединен с первым входом четвертого элемента 24 И-НЕ и выходом прерывателя 16, второй вход которого соединен с вторым входом первого элемента 21 И-НЕ, выход которого соединен с вторым входом четвертого элемента 24 И-НЕ, второй вход третьего элемента 23 И-НЕ соединен с выходом четвертого элемента 24 И-НЕ, третий вход которого соединен с вторым входом второго элемента 22 И-НЕ и третьим входом прерывателя 16, соединенным с вторым выходом 19 формирователя 17.

Управляемый формирователь 17 импульсов содержит (фиг.2) пятый элемент 25 И-НЕ, пять резисторов 26-30, первый конденсатор 31, второй элемент 32 НЕ, третий элемент 33 НЕ с открытым коллекторным выходом, первый 34 и второй 35 элементы И, и управляемый генератор 36 импульсов, снабженный выходом, управляющим входом, импульсным входом и входом запуска, который соединен с первым выводом первого конденсатора 31, первым входом первого элемента 34 И и выходом пятого элемента 25 И-НЕ, первый вход которого связан через второй элемент 32 НЕ с первым выводом первого резистора 26, второй вывод которого соединен с вторым выводом первого конденсатора 31 и первым выводом второго резистора 27, второй вывод которого соединен с входом 8 запуска формирователя 17 по нулевому уровню с задержкой и первым выводом третьего резистора 28, второй вывод которого соединен с входом запуска формирователя 17 по фронту, вторыми входами пятого элемента 25 И-НЕ и первого элемента 34 И и первым выводом четвертого резистора 29, второй вывод которого соединен с выходом третьего элемента 33 НЕ и первым выходом 18 формирователя 17, второй выход 19 которого является выходом первого элемента 34 И, вход третьего элемента 33 НЕ соединен с выходом генератора 36, управляющий вход которого соединен с выходом второго элемента 35 И, первый вход которого является первым управляющим входом 9 формирователя 17, второй управляющий вход 14 которого является вторым входом второго элемента 35 И и связан через пятый резистор 30 с шиной 11 источника основного напряжения питания, импульсный вход 7 формирователя 17 является импульсным входом генератора 36, который содержит детектор 37 огибающей импульсного сигнала, снабженный выходом, входом установки и импульсным входом, шестой элемент 38 И-НЕ, третий элемент 39 И, шестой 40 и седьмой 41 резисторы и второй конденсатор 42, первый вывод которого соединен с первым входом шестого элемента 38 И-НЕ и выходами третьего элемента 39 И и генератора 36, вход запуска которого является первым входом третьего элемента 39 И, второй вход которого через шестой резистор 40 связан с вторым выводом второго конденсатора 42 и первым выводом седьмого резистора 41, второй вывод которого соединен с выходом детектора 37, вход установки которого соединен с выходом шестого элемента 38 И-НЕ, второй вход которого является управляющим входом генератора 36, импульсный вход 7 которого является импульсным входом детектора 37, причем все элементы прерывателя 16 и формирователя 17, возможно за исключением третьего элемента 33 НЕ, являются элементами технологии КМОП.

Возможный вариант реализации детектора 37 огибающей импульсного сигнала содержит (фиг.2) третий 43 и четвертый 44 конденсаторы, три диода 45-47, восьмой 48, девятый 49 и десятый 50 резисторы, вход установки, связанный через восьмой резистор 48 с анодом первого диода 45, импульсный вход, связанный через последовательно соединенные третий конденсатор 43 и девятый резистор 49 с анодом второго диода 46 и катодом третьего диода 47, анод которого соединен с общей шиной устройства и первыми выводами четвертого конденсатора 44 и десятого резистора 50, вторые выводы которых соединены с катодами первого 45 и второго 46 диодов и выходом детектора 37.

В качестве диодов детектора 37 можно использовать, например, диоды типа 2Д522Б, либо три из восьми диодов диодной матрицы 2Д627А.

Возможный вариант реализации порогового элемента 15 содержит (фиг.1) шесть резисторов с одиннадцатого 51 по шестнадцатый 56, источник 57 положительного опорного напряжения, снабженный двумя выводами, первый транзистор 58 типа n-р-n, второй транзистор 59 типа р-n-р, вход 9 запуска, соединенный с первым выводом резистора 51, второй вывод которого соединен с первыми выводами резисторов 52 и 53 и базой транзистора 58, эмиттер которого соединен с первым выводом резистора 54 и выходом источника 58, являющегося его первым выводом, а второй вывод источника 57 соединен с вторым выводом резистора 52 и общей шиной устройства, вход 11 питания, соединенный с вторым выводом резистора 54, первым выводом резистора 55 и эмиттером транзистора 59, база которого соединена с вторым выводом резистора 55 и первым выводом резистора 56, второй вывод которого соединен с коллектором транзистора 58, и выход, соединенный с вторым выводом резистора 53 и коллектором транзистора 59.

В качестве источника 57 положительного опорного напряжения можно использовать, например, стабистор (стабисторы - это диоды, предназначенные для работы в стабилизаторах напряжения в качестве термокомпенсирующих элементов) типа 2С107А с напряжением стабилизации Ес≈0,7В при токе стабилизации от 1 до 10мА, причем анод и катод стабистора являются первым и вторым выводами источника 57 соответственно.

Возможный вариант реализации блока 1, имеющего практически минимальное число сигнальных линий связи МК с другими составными частями блока 1, содержит (фиг.3) приемник 60, первый 61 и второй 62 передатчики, двунаправленный шинный приемопередатчик 63, шесть элементов НЕ с четвертого 64 по девятый 69, МК 70 (ИС AT89S8252 с внутрисистемным программированием через разъем по сигналам MOSI/P1.5, MISO/P1,6, SCK/P1.7 синхронного последовательного порта SPI с помощью сигнала сброса RST [2, с.105]), оперативную память 71 (например, ИС 537РУ 17 емкостью 8Кбайт), адаптер 72 магистралей (выполненный, например, на ПЛИС типа EPM7128ST100-10 фирмы «Atmel»c программированием CPLD через внутрисистемный порт GTAG через разъем с входами TDI, ТМС и ТСК на ПЛИС и выходом TDO от ПЛИС), группу 73 резисторов, содержащую три резистора, кварцевый резонатор 74, пятый 75 и шестой 76 конденсаторы, семнадцатый резистор 77, разъем 78, контакты которого соединены с контактами порта [RST, SPI=(MOSI, MISO, SCK)] программирования МК 70, вход сброса которого через резистор 77 связан с входом сброса адаптера 72 и входом 18 сброса блока 1, управляющие входы 2 которого через передатчик 60 связаны с управляющими входами адаптера 72, разъем 79, контакты которого соединены с контактами порта GTAG=[TDI, ТМС, ТСК, TDO] программирования ПЛИС адаптера 72, байтовую внутреннюю информационную шину 80 данных, соединенную с кодовыми входами/выходами МК 70, памяти 71 и адаптера 72 и связанную через приемопередатчик 63 с двунаправленной кодовой шиной 5 данных, первый 81 управляющий выход МК 70, связанный через элемент 64 с прямым входом сигнала CS6 выбора памяти 71 и выходом 6 блока 1, выход 7 которого через элемент 65 связан с вторым 82 управляющим выходом МК 70, вход генератора которого соединен с первыми выводами резонатора 74 и конденсатора 75, второй вывод которого соединен с общей шиной блока 1 и МК 70 и первым выводом конденсатора 76, второй вывод которого соединен с вторым выводом резонатора 74 и выходом генератора МК 70, выход 83 сигнала ALE83 записи адреса которого соединен с входом записи адреса адаптера 72, входы сигналов WR66 записи и RD67 чтения данных которого через элементы 66 и 67 соединены соответственно с выходами 84 и 85 инверсных сигналов NWR84 записи и NRD85 чтения МК 70, которые соответственно соединены с входами инверсных сигналов записи и разрешения выходов оперативной памяти 71, вход питания которой соединен с входами питания МК 70, элементов 64-69 и входом 13 питания блока 1, вход 11 питания которого соединен с первыми выводами резисторов группы 73 и входами питания приемника 60, передатчиков 61 и 62, приемопередатчика 63 и адаптера 72, управляющие выходы 86 которого через передатчик 61 связаны с управляющими выходами 3 блока 1, кодовый выход 4 адреса которого через передатчик 62 связан с адресным кодовым входом памяти 71 и кодовым выходом 87 адреса адаптера 72, управляющие выходы 88 и 89 которого соответственно соединены с входом сигнала CD88 управления направлением передачи и входом инверсного сигнала NCZ89 разрешения выходов приемопередатчика 63, первый инверсный вход прерывания МК 70 через элемент 68 связан с входом сигнала X16 прерывания блока 1 и вторым выводом первого резистора группы 73, второй вывод второго резистора которой соединен с входом инверсного сигнала NCSN90 выбора памяти 71 и выходом 90 адаптера, выход 91 которого соединен с вторым выводом третьего резистора группы 73 и связан через элемент 69 с вторым инверсным входом прерывания МК 70.

В минимальном составе адаптер 72 содержит первый и второй байтовые регистры адреса, элемент НЕ, элемент И-НЕ, управляющий дешифратор, содержащий адресные входы, два управляющих входа и шесть управляющих выходов, коммутатор кодов, содержащий байтовые кодовые входы, байтовый кодовый выход с тремя состояниями и вход инверсного сигнала NOEK управления состоянием кодового выхода, соединенного с кодовыми информационными входами регистров адреса и шиной 80 кода Х80(7...0), «К» управляющих входов векторного управляющего сигнала Х60(1...К), содержащего при K=p+q вектор «р» флагов F60(1...р)=Х60(1...р) состояния модулей М-системы и управляемых объектов, и вектор NQ60(1...q)=F60((p+1)...K) инверсных «q» сигналов прерывания от модулей М-системы (где Х60(1...К)=Х2(1...К) - векторный управляющий сигнал на выходах передатчика 60, равный векторному управляющему сигналу Х2(1...К) на управляющих входах 2 блока 1), вход 18 сброса, связанный через элемент НЕ с входами сброса регистров адреса и выходом инверсного сигнала NR86.1 сброса, являющегося первым выходом выходов 86, вход 83 сигнала ALE83 записи адреса, соединенный с входом записи первого регистра адреса, выходы трех старших разрядов «А15, А14 и А13» которого соединены с адресными входами управляющего дешифратора, управляющие входы которого соединены с входами сигналов записи WR66 и чтения RD67, вход сигнала WRG2 записи второго регистра адреса соединен с первым выходом управляющего дешифратора, второй выход которого соединен с входом инверсного сигнала NOEK разрешения кодового выхода коммутатора кодов, первый кодовый вход которого соединен с кодовым выходом второго регистра адреса и выходами восьми старших разрядов А87(12...5) кодового выхода 87 кода адреса, выходы пяти младших разрядов А87(4...0) которого соединены с выходами младших разрядов первого регистра адреса, выходы «k» младших разрядов которого (число «k≤5» определяется соотношением 2^k≥[(K+8)/8], где «К» - количество управляющих входов 2 блока 1) соединены с адресными входами коммутатора кодов, остальные кодовые входы которого соединены с разделенными на байты входами векторного входа Х60(1...К), третий выход управляющего дешифратора соединен с вторым управляющим выходом управляющих выходов 86, являющегося выходом инверсного сигнала записи NWR86.2, четвертый выход управляющего дешифратора соединен с выходом 88 адаптера, являющегося выходом как сигнала CD88 управления направлением передачи кода приемопередатчиком 63, так и третьим управляющим выходом управляющих выходов 86, являющегося выходом инверсного сигнала чтения NRD86.3=CD88, шестой и седьмой выходы управляющего дешифратора являются выходами 89 и 90 инверсных сигналов NCZ89 и NCSN90 адаптера 72, являющихся сигналами выбора приемопередатчика 63 и памяти 71 соответственно, а выход 91 адаптера 72 через элемент И-НЕ связан с входами инверсных сигналов NQ60(1...q) прерывания.

Сопротивление входа RST сброса МК 70 не менее 50 кОм, а сопротивление резистора 77 выбрано равным R77=1,5 кОм, что позволяет через разъем 78 подключать программатор со стандартным уровнем выходного цифрового сигнала RST сброса МК 70 независимо от значения сигнала X18.

Приемник 60 (или передатчик 61 (или 62)) содержит буферные усилители на микросхемах типа АП4 и группу резисторов, первые входы которых соединены с шиной 11 напряжения Еп питания, а вторые выводы соединены с информационными входами буферных усилителей и управляющими входами 2 блока 1 (или выходами 86 (или 87) адаптера 72), а выходы буферных усилителей соединены с управляющими входами адаптера 72 (или управляющими выходами 3 (или выходами кодового выхода 4 адреса)) блока 1.

Двунаправленный шинный приемопередатчик 63 содержит первую и вторую группу резисторов, первые выводы резисторов которых соединены с шиной 11 напряжения питания Еп, и двунаправленный байтовый приемопередатчик (микросхему типа АП6), снабженный первыми и вторыми информационными байтовыми входами/выходами с тремя состояниями выходов, входом сигнала CD88 управления направлением передачи данных, соединенным с выходом 88 адаптера 72, и входом инверсного сигнала NCZ89 выбора (управления состоянием выходов), соединенным с выходом 89 адаптера 72, причем первые информационные входы/выходы байтового приемопередатчика соединены с вторыми выводами резисторов первой группы и входами/выходами шины 80 блока 1, входы/выходы шины 5 данных которого соединены с вторыми выводами второй группы резисторов и вторыми информационными входами/выходами байтового приемопередатчика.

Описание работы устройства ведется с помощью системы обозначений и положений, определенных в следующих пунктах.

1. Используется модифицированный язык описания логических функций ABEL, в котором операторы «И», «ИЛИ» и «НЕ» имеют обозначения «&», «#» и «!» (или «N») соответственно, причем !NX=X, где Х - логическая переменная, равная «0» или «1».

2. Цифровые сигналы на входах 8, 9 и 14 устройства или формируемые на выходах элемента 15, прерывателя 16, генератора 36, обнаружителя 37, на выходах, обозначенных номерами (например, 6, 7, 18, 19 и т. п.), и выходах логических элементов (например, выходах элементов 23 и 24 прерывателя 16) определим прямым «Xj» или инверсным «NXj» обозначением, где Х может обозначать любое сокращенное обозначение, a j - соответствующий номер, например X66=WR66=(!X84)=WR84 означает сигнал записи, который вырабатывается элементом 66 за счет инверсии инверсного сигнала NWR84 записи, формируемого на выходе 84 МК 70 - см. фиг.3.

Аналогично векторные или кодовые сигналы на входах 2 устройства, выходах приемника 60, выходах 3, 4, 86, 87 и двунаправленных кодовых шинах 5 и 80 обозначим соответственно через Х2(1...К), Х60(1...К), Х3(1...3), А4(0...12), Х86(1...3), А87(0...12) и D5(0...7) и Х80(0...7), где Х может означать сокращенно, например, X=F флажковый сигнал, X=NQ инверсный сигнал прерывания, Х=А адрес, X=D данные и т.п., в частности векторный сигнал Х3(1...3)=Х86(1...3) и содержит инверсные сигналы Х3.1=МR86.1=(!Х18) сброса, X3.2=NWR3.2 записи и X3.3=NRD3.3 чтения, а векторный сигнал Х60(1...К)=Х2(1...К) и разделен на группу Х60(1...p)=F60(1...р) флагов «Fj» и группу X60((p+1)...K)=NQ60(1...q) инверсных сигналов «NQj» прерывания при K=p+q, что было использовано ранее при описании состава и связей между составными частями адаптера 72.

3. В устройстве каждый входной, выходной или промежуточный цифровой прямой (или инверсный) сигнал, обозначенный согласно п.1 как Xj (или NXj), моделируется напряжением Ej≈0B, если сигнал Xj=0 (или NXj=0), а при Xj=1 (или NXj=l) моделируется напряжением Ej≈Ек для элементов 64-70, МК 70 и памяти 71, а для всех остальных составных частей устройства напряжением Ej≈Еп.

4. Обозначим сопротивления резисторов 26-30, 40, 41, 48-56, 77 и емкости конденсаторов 31, 42, 43 и 44 соответственно через R26-R30, R40, R41, R48-R50, R77 и С31, С42, С43 и С44.

Резистор 26 (или 40) предназначен для ограничения разрядного тока конденсатора 31 (или 42), протекающего через защитный диод входа элемента 32 НЕ (или защитный диод второго входа элемента 39 И) и резистор 26 (или 40) по началу или окончанию импульса NX25=0 (или NX39=0). Сопротивления этих резисторов выбраны равными R26=R40=300 Ом с учетом схемы защиты от электрического разряда [12, с.20, рис. 3.12] с помощью схемы организации входов и выходов микросхем КР1554 с защитной парой диодов по каждому входу и выходу [14, с.25, рис.3.24].

Резисторы 48 и 49 являются ограничительными и их сопротивления выбраны равными R48=R49=51 Ом.

Резистор 54 служит для задания минимального тока стабилизации источника 57 (стабистора 2С107А) при Еп>2В. Сопротивление резистора 54 выбрано равным Р54=1,5 кОм, а выбор сопротивлений резисторов 29, 51-53, 55 и 56 будет проведен ниже при описании работы элемента 15.

5. Входы 8 и 14 являются технологическими и используются только при отладке М-системы от стенда, а в штатном режиме вход 14 открыт и находится в состоянии X14=1 за счет подключения этого входа к напряжению Еп через резистор 30, сопротивление которого выбрано равным К30=2 кОм. При ненажатой на стенде контроля кнопке RESET вход 8 является открытым, а при нажатии кнопки замыкается на общую шину с дребезгом, длительность которого согласно [13, с.117] находится в пределах от 1 мс до 10 мс.

6. На основании п.1 и 2 и фиг.1 логическое функционирование прерывателя 16 описывается формулами

где NAIP9 - инверсный сигнал аварии источника питания на входе 9 устройства, формируемый блоком питания М-системы;

NX19=NX34 - инверсный сигнал сброса, формируемый элементом

34 на выходе 19 формирователя 17 (фиг.2).

7. С учетом п.1 и 2 и описания состава и связей между составными частями адаптера 72 логическое функционирование управляющего дешифратора адаптера 72 определяется формулами

где А15, А14 и А13 - разрядные цифры («0» или «1») трех старших разрядов первого регистра адреса адаптера 72.

8. Под фронтом или срезом любого цифрового сигнала (прямого или инверсного) понимается смена логического состояния этого сигнала из «0» в «1» или из «1» в «0» соответственно.

9. Функционирование устройства осуществляется как по сигналам системной магистрали М-системы, включающим управляющие сигналы (входной инверсный сигнал NX8 сброса и технологический входной управляющий сигнал Х14, поступающие, например, от замыкающей кнопки и переключателя стенда контроля устройства, входной инверсный сигнал NAIPO аварии основного источника питания блока питания М-системы, входные управляющие сигналы как компоненты управляющего вектора Х2(1...К)=60(1...К), содержащего при K=p+q вектор «р» флагов F2(1...p)=Х2(1...р) состояния модулей М-системы и управляемых объектов, и вектор NQ2(1...q)=X2((p+1)...K) инверсных «q» сигналов прерывания от модулей М-системы, выходные управляющие сигналы вектора Х3(1...3)=Х86(1...3), компонентами которого являются три инверсных сигнала (сброса NR3.1=NR86.1=(!X18), записи NWR3.2=NWR86.2 и чтения NRD3.3=NRD86.3=CD88)), выходные сигналы кода А4(12...0)=А87(12...0)=А(12...0) адреса, содержащего две части (младшую А(4...0) и старшую А(12...5), которые определяются соответственно младшими разрядами первого и содержимым второго регистра адреса адаптера 72), и сигналы кода D5(7...0) двунаправленной шины 5 данных, так и по сигналам внутренней магистрали устройства, включающим управляющие сигналы (сброса Х18=Х33, прерывания NQ68=!X16=!X23 и NQ69=!X91=NQ2.1&...&NQ2.q, записи ALE83 адреса в первый регистр адреса адаптера 72, исходные сигналы записи (NWR84 и WR66=WR84) и чтения (NRD85 и RD67=RD85), и формируемые сигналы записи WRG2 (7) и NWR86.2 (10), разрешения NOEK (8) выходов коммутатора кодов адаптера 72, сигналы CS6=X64=!X81 и NCSN90 (9) выбора оперативной памяти 71, сигнал CD88=NRD86.3 (11) управления направлением передачи кода передатчиком 63, сигнал NCZ89 (12) выбора передатчика 63 и контрольный импульсный сигнал Х7=Х65=!Х82 как признак выполнения или «зависания» прикладной программы МК 70), сигналы кода А87(12...0)=А(12...0) адреса и сигналы кода Х80(7...0) информационной шины 80.

10. Как сложный цифровой автомат с памятью устройство (при Ек≥2В и определенном соотношениями (2)) может находиться в одном из множества состояний или режимов, одни из которых являются переходными, а остальные следующие четыре - основными:

- состояние полного выключения (СПВ)

- состояние неполного выключения (СНВ)

- состояние выполнения прикладной программы

- состояние «зависания» прикладной программы (СЗПП)

где

Еп - напряжение питания на шине 11 питания устройства;

XS6=X6 - сигнал, формируемый на выходе 6 блока 1;

E15(-) - параметр (пороговое напряжение, изменяющееся, например, от 2,1 до 2,9В) элемента 15, определяющий значение Еп, при котором производится скачкообразное переключение сигнала X15 из «1» в «0», переводящее устройство из СНВ (14) в СПВ (13) после переключения МАIР9 из «1» в «0»,

T_max - максимальная длительность периода Т7 следования импульсов Х7, являющаяся границей корректного выполнения МК 70 прикладной программы, которая отмечается формированием импульса сброса X18 формирователем 17 при работе его в режиме сторожевого таймера при NAIP9&X14&NX25=1.

В процессе функционирования устройства переход его из одного состояния в другое осуществляется по импульсу сброса X18 (длительность этого импульса определена ограничением (1)), или программно МК 70.

С учетом формирования Ек≥2В согласно соотношениям (2) при Ер≥2В и принятой системы обозначений и положений опишем сначала функционирование устройства в целом как конечного цифрового автомата с памятью, а затем работу его составных частей.

При выключенном блоке питания М-системы устройство находится в исходном состоянии СПВ (13) при Еп=0 В. При включении блока питания М-системы напряжение Еп начинает монотонно увеличиваться и при Еп≈4,5В входной сигнал NAIP9 изменяется из «0» в «1», переключает элемент 15 в состояние X15=1, и устройство оказывается в переходном состоянии один (ПС1)

в начале которого по фронту сигнала X15 формирователь 17 генерирует импульс X18=X33=1 сброса блока 1, который формирует выходной инверсный импульс NR3.1=NR86.1=!X18, сбрасывающий в начальное состояние все остальные составные части М-системы. По окончании импульса сброса X18 МК 70 разрешает прерывания по сигналам NQ68=!X16 и NQ69=!X91 и переходит в состояние СВПП (15). Далее под управлением блока 1 инициализируются и тестируются все составные части М-системы, которая затем выполняет свои функции управления и обработки информации в реальном масштабе времени с помощью прикладной программы, содержащейся в РПЗУ МК 70. В состоянии СВПП (15) свои функции управления устройство выполняет в процессе обмена информацией со всеми другими составными частями М-системы по сигналам внешней системной магистрали с помощью выполнения соответствующей прерывающей подпрограммы по каждому инверсному сигналу NQ69=!X91=NQ2.1&...&NQ2.q.

Из состояния СВПП (15) устройство может перейти в состояние СНВ (14) или в состояние СЗПП (16).

Переход устройства из состояния (15) в состояние (14) инициируется изменением сигнала NAIP из «1» в «0», происходящим при выключении блока питания М-системы или появлении аварийного уровня сетевого напряжения. В этом случае устройство оказывается в переходном состоянии два (ПС2)

в котором МК 70 по сигналу NQ68=!X16=!X23=0 наивысшего приоритета выполняет прерывающую подпрограмму. В процессе выполнения этой подпрограммы МК 70 сначала записывает для сохранения во внутреннее ОЗУ и память 71 требуемую информацию о текущем процессе обработки информации и управления, а затем переводит устройство в состояние СНВ (14). Далее из состояния (14) устройство переходит в состояние СПВ (13) при выключении блока питания М-системы или оказывается в переходном состоянии три (ПСЗ)

при возникновении сигнала NAIP=0 аварии источника питания при каждом кратковременном (при длительности несколько сотен миллисекунд) аварийном изменении уровня напряжения сети (например, напряжения 27В борт-сети).

При Х14=1 и состоянии (19) формирователь 17 генерирует импульс X18=1 сброса М-системы с выходом МК 70 из режима микропотребления, а по окончании импульса X18 устройство осуществляет переход в СВПП (15), аналогичный переходу из ПС1 (17) за исключением тестирования.

Переход устройства из СВПП (15) в СЗПП (16) происходит при «зависании» прикладной программы МК 70 из-за внутренних и/или внешних помех. Этот переход можно объяснить сбоями в МК 70 соответствующих КМОП триггеров регистров специальных функций (РСФ), определяющих в каждом машинном такте состояние МК 70, который можно рассматривать как постоянную и оперативную память [9, с.283] и как множество каналов связи, каждый из которых содержит источник сигнала, электрическую линию связи и приемник сигнала, например соответствующий триггер РСФ. В реальных условиях на каждый приемник (триггер РСФ) канала связи могут воздействовать несколько источников помех (внутренних от смежных каналов связи и внешних, например, электромагнитных индустриальных помех) с различными видами (индуктивными, емкостными и резисторными) паразитных связей между каналами [16, с.298-304]. Кроме того, экспериментально доказано, что единичные протоны или нейтроны в состоянии искажать содержимое статической КМОП оперативной памяти [17. с.24] (т.е. памяти типа РСФ). В этой связи при стечении обстоятельств, например благоприятном суммировании в фазе различных помех на входах триггеров РСФ, происходит искажение содержимого РСФ, приводящее к внезапному переходу устройства из СВПП (15) в СЗПП (16). Возврат устройства из СЗПП (16) в СВПП (15) при X14=1 производится автоматически, поскольку в этом случае формирователь 17 как сторожевой таймер обнаруживает событие Т7≥Tmax и генерирует импульс X18=1, сбрасывающий М-систему в начальное состояние с переключением устройства в состояние ПС1 (17). Из ПС1 (17) устройство переходит в СВПП (15) с выполнением инициализации и тестирования всех составных частей М-системы, аналогично описанному ранее переходу ПС1 (17) → СВПП (15) при включении блока питания М-системы.

В режиме отладки при X14=0 функционирование формирователя 17 как сторожевого таймера блокировано. В этом случае переход устройства в СВПП (15) возможен или по функциональному графу (ФГ)

за счет выключения и включения блока питания М-системы, или подачи на вход 8 сигнала NX8=0 длительностью не менее 10 мс, например, от замыкающей кнопки со стенда контроля устройства или М-системы. При X15=1 по каждому нажатию кнопки формирователь 17 вырабатывает импульс X18=1, который устанавливает М-систему в начальное состояние с переключением устройства в ПС1 (17), а затем устройство переходит в СВПП (15) по описанному ранее переходу ПС1 (17) → СВПП (15).

На основании изложенного выше работу устройства в целом в течение длительного времени от включения до выключения блока питания М-системы можно описать, например, следующим функциональным графом (ФГ)

С учетом изложенного выше назначение и функционирование составных частей устройства заключается в следующем.

Блок 1 программного управления (фиг.3) предназначен для управления функционированием всех составных частей М-системы в процессе информационного взаимодействия с ними с помощью сигналов внутренней и системной магистралей и сохранения оперативной информации М-системы в ОЗУ МК 70 и оперативной памяти 71 как при включенном, так и при выключенном блоке питания М-системы.

Сохранение оперативной информации при изменении сигнала NAIP из «1» в «0» осуществляется в блоке 1 за счет обнаружения МК 70 состояния ПС2 (18) и выполнения по сигналу прерывания NQ68=!X16=!X23=0 при Ек>4В прерывающей подпрограммы, переводящей устройство в состояние СНП (14). Последней командой этой прерывающей программы является команда перехода в режим микропотребления (установка в регистре PCON бита PD). В данном режиме приостанавливается выполнение всех функций, поскольку прекращает работать внутренний генератор МК 70. Содержимое внутреннего ОЗУ МК70 сохраняется, содержимое регистров специальных функций теряется, а выход из режима микропотребления осуществляется единственным способом [2, с. 95] - подачей через резистор 77 сигнала X18=1 на вход RST сброса МК 70.

В процессе функционирования устройства блок 1 может находиться (при CS6=X6) в одном из следующих трех основных режимов его работы:

РР1 сохранение оперативной информации при CS6=0 и Х7=0,

РР2 выполнение прикладной программы при CS6=0 (или 1) и Х7, изменяющимся с периодом Т7<Tmax,

РР3 «зависание» прикладной программы при CS6=1 (или 1) и Х7, изменяющимся с периодом Т7≥Tmax.

Блок 1 находится в РР2 при состояниях устройства СВПП (15), ПС1 (17) или ПС3 (19) после окончания единичного импульса X18 и ПС2 (18), в РР3 при состоянии СЗПП (16), а во всех остальных случаях в РР1, в котором МК 70 находится в режиме микропотребления, а память 71 - в режиме хранения. Таким образом, в режиме РР1 в оперативной памяти блока 1 (во внутреннем ОЗУ МК 70 и памяти 71) может быть сохранена оперативная информация о функционировании М-системы в целом в предыдущие моменты времени под управлением блока 1 в РР2. В режиме РР2 в зависимости от значений входных сигналов NWR84, NRD85, CS6=X6 и NCSN90, память 71 (ИС 537РУ17) может находиться в одном из четырех режимов работы: хранение при CSM=(CS6&CSN90)=0, запрет выходов при (CSM&NWR84&NRD85)=1, запись при (CSM&WR84&NRD85)=1 и считывание при (CSM&NWR84 &RD85)=1. Приемопередатчик 63 (ИС 1554АП6) по сигналам CD88=NRD86.3 (11) и NCZ89 (12) функционирует так, что при NCZ89=1 его выходы находятся в третьем состоянии, а при NCZ89=0 приемопередатчик 63 при CD88=1 передает код D80(7...0) на кодовую шину 5, а при CD88=0 передает код D5(7...0) на шину 80.

Исходным состоянием блока 1 является режим РР1, а переход блока 1 из РР1 или РР3 в режим РР2 осуществляется по окончании импульса X18.

Импульс X18 генерируется формирователем 17 в одном из следующих трех случаев: по фронту сигнала X15 (вырабатывается по фронту сигнала NAEP9 при включении блока питания М-системы); при X15=1 по нулевому уровню сигнала NX8=0; автоматически при (NX8&X14&X15)=1 и обнаружении формирователем 17 «зависания» сигнала Х7=Х65=!Х82 (т.е. обнаружении СЗПП (16) или ПС3 (19)). По каждому импульсу X18=1 сброса блок 1 формирует выходной импульс NR3.1=(!X18)=0 и устанавливается в исходное состояние (шину 80 в третье состояние, выходы 4 в состояние А4(12...0)=(0...0), все остальные выходы в нулевые логические состояния (т.е. X6=CS6=0, Х7=0, NWR3.2=1, NRD3.3=1), а после окончания импульса Х18 блок 1 оказывается в режиме РР2. В начале каждого режима РР2 считывается как флаг сигнал NQ68(t=0)=(!X16), выставляется активный сигнал CS6=X64= (!Х81)=1, при NAIP=1 фиксирующий прерыватель 16 в состоянии X16=0, МК 70 инициализируется с разрешением прерывания по сигналам NQ68 и NQ69 и формирования сигнала Х7 с длительностью периода Т7 его переключения в противоположное состояние, удовлетворяющим с запасом ограничению Т7<Tmax. Это обуславливает перевод устройства в СВПП (15). Далее блок 1 под управлением МК 70 инициализирует функционирование всех остальных составных М-системы и при NQ68(t=0)=0 приступает к выполнению подпрограмм управления работы М-системы в целом, а при NQ68(t=0)=1 блок 1 выполняет подпрограммы контроля и тестирования всех составных частей М-системы, и только после этого приступает к выполнению подпрограмм управления работой М-системы в целом. Все подпрограммы инициализации, контроля и тестирования составных частей М-системы, прерывания по сигналу NQ68=!X16 и подпрограммы управления функционированием М-системы с помощью прерывания по сигналу NQ69=!NX91= NQ2.1&...&NQ2.q осуществляются МК 70 в процессе операций адресного обмена (записи по NWR84=0 или чтения по NRD85=0) по сигналам внутренней и системной магистралей с помощью адаптера 72, функционирование управляющего дешифратора которого полностью описано формулами (7)-(12). Каждая операция адресного обмена осуществляется за два такта так, что МК 70 в первом такте на шину 80 выставляет код А80(7...0) адреса и записывает его по импульсу ALE84 в первый регистр адреса адаптера 72 с интерпретацией в виде фрагментов «А15 А14 А13» и А(4...0), а во втором такте по сигналу NWR84=0 (или NRD85=0) осуществляет запись (или чтение) по адресу А(15...0), байт А(12...5) которого определяется содержимым второго регистра адреса адаптера 72. В этой связи по NWR84=0 или NRD85=0 осуществляется: при (А15#А14#А13)=0 запись от МК 70 кода D80(7...0) во второй регистр адреса адаптера 72 по активному сигналу WRG2 (7) или чтение МК 70 кода D80(7...0) с помощью активного сигнала NOEK (8), где D80(7...0) равно А(12...5) при А(4...0)=(0...0) или является соответствующим байтом векторного входного управляющего сигнала Х2(1...К)=Х60(1..К) при А(4...0)≠(0...0); при [А15#А14#(!А13)]=0=NCSN90 (9) обращение к памяти 71 по адресу А87(12...0)=А(12...0) с записью от МК 70 кода D80(7...0) или чтение из памяти 71 кода D80(7...0) в МК 70; при [А15#(!А14)#А13]=0 и активном сигнале NCZ89 (12) обращение по адресу А4(12...0)=А87(12...0)=А(12...0) к адресуемому устройству (или модулю) М-системы для записи от МК 70 кода D5(7...0)=D80(7...0) по активному сигналу NWR3.2=NWR86.2 (10) или запись в МК 70 кода D80(7...0)=D5(7...0) с помощью активного сигнала NRD3.3=NRD86.3<CD88 (11).

Пороговый элемент 15 предназначен для формирования сигнала X15 с переключением из «0» в «1» по фронту сигнала NAIP9 при переходе устройства из СПВ (13) в ПС1 (17) и переключением из «1» в «0» при переходе устройства из СНВ (14) в СПВ (13) при NAIP9=0 и уменьшении напряжения Еп до порога

где Е15(-) - порог (параметр) элемента 15, значение которого выше нижней границы допустимого рабочего напряжения питания прерывателя 16 и формирователя 17, например Е15(-) принадлежит интервалу от 2,1 до 2,9 В.

С точки зрения схемотехники элемент 15 является триггером Шмитта, состояние которого определяется напряжением

где

Е58 - напряжение на базе транзистора 58, измеряемое относительно корпуса;

Е58_b - напряжение между базой и эмиттером транзистора 58;

Е57≈0,7 В - опорное напряжение, формируемое источником 57.

Элемент 15 находится в состоянии X15=1 при условии

при котором транзисторы 58 и 59 открыты как ключи.

При переключении сигнала NAIP9 из «1» в «0» при X15=1 и монотонном уменьшении Еп до порогового

напряжение Е58 также достигает порогового

дальнейшее уменьшение которого вызывает скачкообразное закрытие транзисторов 58 и 59 и переход элемента 15 в состояние X15=0.

Из соотношений (24)÷(26) и фиг.1 и 2 определяем, что элемент 15 переключается из «0» в «1» при условии

и из «1» в «0» при условии

где

Е58(+) (или Е58(-)) - пороговое напряжение (см. формулу (23) и соотношение (24) (или (25)) на базе транзистора 58 включения при E9(NAIP=1)≥4 В (или выключения при E9(NAIP=0)≈0 В) элемента 15;

J58_b - ток базы открытого транзистора 58;

R=R53+R29 - сопротивление последовательно соединенных резисторов 53 и 29.

На основании (27) и (28) выбор и расчет сопротивлений резисторов 51÷56 элемента 15 можно произвести следующим образом. Из выражений (27) и (28) при R51=R52 получаем

На основании ограничения для R=R53+R29, например при Е58(+)≈1,3В, E9(NAIP=1)-J58_b·R51≈3,6В, из соотношения (29) определяем R29 ограничением

,

а на основании ограничения для R51 (30), например при [Е15(-)-J58_b·R53]≈2,2 В, Е58(-)≈1,2 В, получаем соотношение

для определения сопротивлений резисторов 51, 52 и 53.

На основании соотношения (32) выбираем, например, R53=2 кОМ, R51=R52=4,2 кОм, а затем согласно ограничению (31) выбираем R29=3,6 кОм.

При E58=E58(+)≈1,3B определяем, что транзистор 59 будет открыт при условии

где

Е59_э - напряжение между эмиттером и базой открытого транзистора 59;

J59_b - ток базы открытого транзистора 59.

Из выражения (33), например при [Еп-J59_b-R56-E58(+)]=1B, получаем ограничение

для определения сопротивлений резисторов 55 и 56, например, выбираем R56=1 кОМ и определяем R55=1,5 кОм.

Прерыватель 16 предназначен для формирования единичного сигнала Х16=Х23=1 прерывания при кратковременной аварии (примерно до 300 мс) блока питания М-системы, приводящей к функционированию устройства согласно функциональному графу (ФГ)

с исключением тестирования при переходе от ПСЗ (19) к СВПП (15), что было показано ранее в процессе описания работы устройства согласно ФГ (21).

По входным сигналам NAIP9, X6=CS6 и NX19 прерыватель 16 согласно фиг.1 и формул (3)÷(6) функционирует как асинхронный RS триггер с входной логикой так, что при Еп>2В сбрасывается в «0» в СПВ (13) по NX19=NX15=0 или по NX8=0 при X15=1, в СВПП (15) фиксируется в «0» при NAIP9&X6&NX19=1, а в СНВ (14) устанавливается при NAIP9=0 и NX 19=1 независимо от значения Х6.

Управляемый формирователь 17 импульсов (фиг.2) предназначен для формирования нормализованных по амплитуде и крутизне фронта выходных импульсов X18 и NX19 длительностью не менее 10 миллисекунд. Эти импульсы формируются как одновременно по каждому из двух событий (по фронту сигнала X15=1 (т.е. при включении блока питания М-системы) и по нулевому уровню сигнала NX8, например, от замыкающей кнопки стенда контроля М-системы (т.е. при нажатии кнопки RESET на стенде контроля)), так и в разные моменты времени, а именно сигнал NX19=0 при X15=0 и Еп>2В, а импульс X18 генерируется в процессе автоматического перехода устройства из СЗПП (16) или ПСЗ (19) в СВПП (15) при разрешении обнаружения (определяется условием NAIP9&X14&NX25=1) пропуска импульса или «зависания» (прекращения изменения) импульсного сигнала Х7.

Формирование каждого импульса NX18 или NX19 производится с использованием двух интегрирующих (или укорачивающих) цепей RC, подключенных выходами через ограничительные резисторы 26 и 40 к входам соответственно логических элементов 32 и 39, связанных цепями положительных обратных связей через конденсаторы С31 и С42 с выходами элементов 25 и 39 соответственно. В данном случае возникает задача оценки времени срабатывания Тс логического элемента при изменении сигнала на входе соответствующей интегрирующей или укорачивающей цепи при изменении сигнала на входе цепи с «0В» до напряжения Еп или наоборот от Еп до «0В». Это время Тc определяется постоянной времени Т=R·C цепи и порогом срабатывания логического элемента, который для КМОП элемента близок к Еп/2 [14, с.58]. Обозначим по входу элемента 32 (или по второму входу элемента 39) пороги его срабатывания по включению и выключению через Е(+) и Е(-) соответственно, причем

где dEy - небольшой интервал напряжения от Е(+) до Е(-), в котором элемент 32 (или элемент 39) является инвертирующим (или неинвертирующим) усилителем изменения входного напряжения с коэффициентом усиления много больше единицы.

Согласно [15, с.67, 68] и учета близости порога (36) или (37) к величине Еп/2 время срабатывания Тс оценивается по формуле

определяющей для интегрирующей (или укорачивающей) цепи время изменения выходного сигнала цепи от исходного уровня до уровня, составляющего половину от скачкообразного изменения входного сигнала (или активную длительность выходного импульса укорачивающей цепи, измеряемую на уровне, составляющем половину от амплитудного).

С учетом соотношений (36) и (37) из фиг.2 следует, что формально генерирование формирователем 17 сигнала NX19 определяется функционированием элементов 25, 32 и 34 согласно формулам

а сигнала X18 - работой элементов 33, 38 и 39 согласно формулам

где NX26 (или NX40) цифровой сигнал в точке соединения резисторов 26 и 27 и конденсатора 31 (или резисторов 40 и 41 и конденсатора 42), который моделируется аналоговым напряжением Е26 (или Е40), причем напряжения Е26 и Е40 определяются формулами

где

Е27 (или Е28) - напряжение на резисторе 27 (или 28), измеряемое на первом выводе относительно второго;

Е31 (или Е42) - напряжение на конденсаторе 31 (или 42), измеряемое на втором выводе относительно первого;

Е41 - напряжение на резисторе 41, измеряемое на первом выводе относительно второго;

Е44 - напряжение на конденсаторе 4, измеряемое на втором выводе относительно второго, соединенного с корпусом.

С использованием изложенного выше опишем последовательно работу формирователя 17 при возникновении каждого из следующих трех событий: включении блока питания М-системы, замыкании входа 8 на корпус через кнопку RESET стенда контроля М-системы, обнаружении пропуска импульса или «зависания» импульсного сигнала Х7 при (NAIP9&X14&NX25)=1.

При включении блока питания М-системы напряжение Еп начинает монотонно увеличиваться и при Еп≥2В и NAIP9=X15=0 формирователь 17 оказывается в начальном устойчивом состоянии (НУС) НУС={Е31≈-Еп, Е42≈0 В, Е44≈Еп, NX26=0, NX40=1, X18=0, NX19=0}, (50) а при Еп≈4,5В сигнал NAIP9 изменяется из «0» в «1», устанавливает элемент 15 и по единичным сигналам X15 и X32=!NX26 элемент 25 вырабатывает сигнал NX25=0, который через элементы 39 и 33 проходит на выход 18 как импульс X18=1 сброса блока 1, а через элемент 34 - на выход 19 как импульс NX19=0 сброса прерывателя 16. Таким образом, при включении напряжения Еп по фронту сигнала X15 (т.е. по фронту сигнала NAIP9=1) запускается формирователь 17 для одновременного генерирования импульсов X18=Х33=Х39=1 HNX19=NX34=NX25=0.

С учетом ограничения (1) по формуле (39) длительности Т25 и Т39 генерируемых импульсов NX25 и NX39 определим выражениями

Процесс формирования цифрового сигнала NX25 (или NX39) происходит с помощью изменения напряжения Е31 (или Е42) на конденсаторе 31 (или 42), причем в начальный момент времени «t=0» после каждого переключения сигнала NX25 (или NX39) из «1» в «0» или из «0» в «1» напряжение E31(t=0) (или E42(t=0)) равно напряжению Е31 (или Е42) до переключения сигнала NX25 (или NX39), так как согласно первому закону коммутации [15, с.20] при любом конечном токе заряда или разряда любого конденсатора напряжение на нем скачкообразно измениться не может. С учетом указанного положения далее будет описываться каждое переключение сигнала NX25 или сигнала NX39.

В течение Т25 можно выделить быструю фазу разряда конденсатора 31 от напряжения Е31(t=0)≈-Еп примерно до «0 В» через выход элемента 25 при Е25≈0В, первый защитный диод элемента 32 и резистор 26 примерно в течение времени (3·R26·C31), а затем в течение оставшейся части длительности Т25 происходит медленная фаза монотонного заряда конденсатора 31 от напряжения Е15≈Еп через сопротивление (R28+R27) так, что в конце Т25 напряжение Е26 достигает порогового Е(+), элемент 32 входит в зону dEy (38), в которой последовательное соединение элементов 32 и 25 является неинвертирующим усилителем положительного приращения входного напряжения Е26 с коэффициентом усиления много больше единицы. Это, как в триггере Шмитта, приводит к замыканию положительной обратной связи выходного сигнала элемента 25 через конденсатор 31 и резистор 26 на вход элемента 32 и обуславливает лавинообразное переключение сигнала NX19=NX25 из «0» в «1» и напряжения Е26 от Е26≈Е(+) до Е26≈Е(+)+Еп, а далее происходит, примерно за время [3·R26·C31], разряд конденсатора 31 от напряжения Е31≈Е(+) примерно до «0 В» через резистор 26 и второй защитный диод входа элемента 32, шину напряжения Еп.

В течение Т39≥Т25 происходит монотонный заряд конденсатора 42 от напряжения Е44≈Е38≈Еп через резистор 41 и выход элемента 39 при E39≈0B так, что в конце Т39 напряжение Е40 достигает порогового Е(+) при NX25=1, замыкается петля положительной обратной связи выхода элемента 39 на его второй вход через конденсатор 42 и резистор 40. Это вызывает лавинообразное переключение сигнала NX39 из «0» в «1» и напряжения Е40 от Е40≈Е(+) до Е40≈Е(+)+Еп, а далее примерно в течение времени (3·R40·C42) происходит разряд конденсатора 40 от напряжения Е42≈Е(+) примерно до «0В» через резистор 40, второй защитный диод второго входа элемента 39, шину напряжения Еп.

Таким образом, после включения питания и окончания импульса Х18=Х33=Х39 формирователь 17 оказывается (при NAIP9=1, X15=1, X14=0 или при Х14=1 и обнаруженном импульсном сигнале Х7 (условие обнаружения этого сигнала будет определено ниже)) в устойчивом состоянии (УС)

Если устройство находится в УС (53), то при каждом замыкании входа 8 на корпус через кнопку RESET оно работает следующим образом.

Положение кнопки на входе 8 отображается цифровым сигналом NX8 (при разомкнутой кнопке NX8=1, а при замкнутой кнопке NX8=0). При нажатии кнопки конденсатор 31 и резистор 27 образуют укорачивающую цепь (вход цепи подключен к выходу элемента 25 при Е25≈Еп, а выход - через резистор 26 к входу элемента 32) и напряжение Е26 начинает уменьшаться, поскольку конденсатор 31 начинает заряжаться от напряжения Е25≈Еп через резистор 27 и замкнутую кнопку. С учетом соотношений (51) и (52) постоянная времени C31·R27 выбрана такой, что уменьшающееся напряжение Е26 достигает порога Е(-) переключения повторителя (образован последовательным соединением входного и выходного элементов 32 и 25 соответственно) после прекращения дребезга кнопки при нажатии. В момент времени «t» при E26(t)=E(-)≈Еп/2 повторитель входит в зону усиления отрицательного приращения dE26(t)=E26(t)-E(-). Поэтому появившееся отрицательное приращение dE26(t) вызывает усиленное уменьшение напряжения Е25, которое через конденсатор 31 по цепи положительной обратной связи вызывает как в триггере Шмитта скачкообразное изменение напряжения Е25 от Е25≈Еп до Еп≈0В и формирование сигналов X18=1, NX19=0 с переключением формирователя 17 (после разряда конденсатора 31 примерно до «0В» и заряда конденсатора 42 до напряжения Е44≈Е38≈Еп) в устойчивое состояние нажатой кнопки (УСНК)

При отпускании кнопки последовательное соединение резисторов 28 и 27 (т.е. резистор с сопротивлением R=R28+R27) и конденсатор 31 образуют интегрирующую цепь (вход этой цепи подключен к напряжению Е15≈Еп, а выход - через резистор 26 к входу повторителя (последовательно соединенным элементам 32 и 25), и напряжение Е26 начинает увеличиваться, поскольку конденсатор 31 начинает заряжаться от напряжения Е15≈Еп через сопротивление R=R28+R27 при Е25≈0В. Так как R>R27, то увеличивающееся напряжение Е26 достигает порога Е(+) переключения повторителя из «0» в «1» после прекращения дребезга кнопки при размыкании. В момент времени t при E26(t)=E(+)≈Еп/2 повторитель (на элементах 32 и 25) входит в зону усиления положительного приращения dE26(t)=E26(t)-E(+) напряжения Е26. Поэтому появившееся положительное приращение dE26(t) вызывает усиленное увеличение напряжения Е25, которое через конденсатор 31 по цепи положительной обратной связи вызывает как в триггере Шмитта скачкообразное переключение напряжения Е25 от Е25≈0В до Е25≈Еп и формирование сигналов X18=0 и NX19=1 с переключением формирователя 17 (после разряда каждого из конденсаторов 31 и 42 примерно до «0 В») в УС (53).

Если формирователь 17 находится в УС (53), то при NX25=1 и X35=(NAIP9&X14)=1, его управляемый генератор 36 находится в режиме сторожевого таймера с наблюдением во времени за поведением импульсов напряжения Е7 сигнала Х7, определенного периодом Т7=Т7.0+Т7.1 так, что в течение Т7.0 (или Т7.1) Е7≈0В (или Е7≈Еп). Поэтому с началом каждого фронта сигнала Х7 в течение времени

по напряжению Е7≈Еп происходит заряд конденсаторов 43 и 44 через сопротивление (R49+Rd) соответственно до напряжений Е43 и Е44, определяемых выражениями

где

Rd≈(10÷1000)Ом - дифференциальное сопротивление диода 46;

Е44(t=0) - напряжение Е44 в момент фронта импульса Х7;

ED46≈0,2B - напряжение на открытом диоде 46 в конце Тз (55).

С началом каждого спада сигнала на входе 7 (т.е. при Е38≈0В и Е42≈0В) в течение времени Т7.0 происходит разряд конденсатора 43 примерно до 0В, а в течение времени (Т7-Тз) происходят разряд конденсатора 44 от напряжения (57) и изменение (динамическое увеличение и уменьшение) напряжения Е42 конденсатора 42 через сопротивление R41 в зависимости от разности напряжений [E44(t)-E39])≈[E44(t)-Еп] с тенденцией слежения напряжения E40(t) (49) за изменяющимся напряжением E44(t), которое в течение каждого периода Т7 вначале за время Тз (55) увеличивается, а затем в течение (Т7-Тз) уменьшается. Напряжение E40(t) при обнаружении на входе 7 импульсного сигнала Х7 всегда больше порога Е(-), а при E40(t)=E(-) генератор 36 обнаруживает пропадание одного импульса во входной последовательности Х7 (или «зависание»), отмечаемое формированием одного импульса NX39=0 (или переводом генератора 36 в режим автогенератора) с формированием элементом 38 по сигналу NX39=0 единичного сигнала Х38=1 (т.е. напряжения Е38≈Еп) установки детектора 37 через ограничительный резистор 48 и диод 45 в исходное состояние Е44≈Еп обнаружения импульсов сигнала Х7.

С использованием выражений (36)÷(38) сказанное выше (см. выражения (55)÷(57)) описывает функционирование детектора 37 импульсного сигнала Х7 на входе 7, причем условие обнаружения импульсов Х7 определяется соотношением

а условие обнаружения пропадания или «зависания» импульсов Х7 определяется соотношением

где (Tmax-Тз) - длительность времени обнаружения является сложной функцией (Tmax-Тз)=f[R41, R50, С42, С43, Е(-)] многих переменных и оценивается соотношением

где Tmax - максимальная длительность периода Т7, определенная в СВПП (15) и СЗПП (16) как граница корректного выполнения МК 70 прикладной программы.

Из выражений (52) и (55)÷(60) следует, что устойчивая работа генератора 36 в режиме сторожевого таймера со слежением за импульсным сигналом Х7 может быть обеспечена с запасом выбором значений (Т7-Тз) и С43 на основе соотношений

С учетом сказанного выше при (NAIP9&X14&NX25)=1 работа формирователя 17 в режиме сторожевого таймера (т.е. в режиме генерирования импульса X18=!NX39 в процессе перехода устройства из состояния СЗПП (16) или ПСЗ (19) в состояние СВПП (15)) осуществляется с помощью наблюдения генератором 36 за поведением во времени импульсов Х7.

Функционирование генератора 36 во времени, начиная с некоторого момента времени «t» динамического состояния обнаружения импульсов (ДСОИ)

можно описать следующим образом.

С началом каждого фронта сигнала Х7 в течение времени Тз (55) по напряжению Е7≈Еп происходит заряд конденсаторов 43 и 44 через сопротивление (R49+Rd) до напряжений Е43 (56) и Е44 (57) соответственно. Затем с началом каждого спада сигнала Х7 в течение времени Т7.0 при Е7≈0В происходит разряд конденсатора 43 примерно до «0В», а разряд конденсатора 44 от начального напряжения (57) происходят в течение времени (Т7-Тз). Изменение же напряжения E40(t) происходит непрерывно со слежением за изменениями напряжения Е44>Е(-) в течение как Тз, так и (Т7-Тз). В этой связи в данном режиме текущее значение напряжения E40(t) в зависимости от длительности (Т7-Тз) воспринимается элементом 39 по второму входу при выполнении условия (58) обнаружения импульсов Х7 как цифровой сигнал NX40=1 (т.е. E40(t)>E(-)), а если выполняется условие (59) обнаружения пропуска (или «зависания») импульсов Х7, то в некоторый момент времени напряжение E40(t) уменьшается до порогового напряжения Е(-) и через конденсатор 42 и резистор 40 замыкается петля положительной обратной связи, сигнал NX39 переключается из «1» в «0» и генератор 36 переходит на время Т39 (52) в единичное состояние генерации (ЕСГ)

В течение времени Т39 (52) формирователь 17 вырабатывает единичный сигнал X18=X33=X39=1 сброса, а напряжение E42(t) непрерывно увеличивается за счет заряда конденсатора 42 от напряжения (Е44-Е39)≈Еп через резистор 41, и при t=T39 напряжение E40(t) становится равным Е(+). Дальнейшее увеличение напряжения E40(t) по цепи положительной обратной связи через конденсатор 42 и резистор 40 вызывает переключение сигнала NX39 из «0» в «1» и возврат устройства в ДСОИ (63). Дальнейшее функционирование генератора 36 определится поведением сигнала Х7 как функции времени, а при «зависании» сигнала Х7 (т.е. при неизменном во времени сигнале Х7=0 или Х7=1) генератор 36 переходит в режим автогенератора. Режим автогенератора осуществляется как чередование по кольцу описанных процессов формирования NX39=0 в течение Т39 (52) и NX39=1 в течение (Tmax-Тз) (60), причем (Tmax-Тз)>Т39.

По каждому импульсу сброса X18=X33=X39=!(NX25&NX40), генерируемому формирователем 17 согласно формулам (44) и (45), М-система устанавливается в исходное состояние, а по окончании этого импульса блок 1 считывает бит X16(t=0) и выполняет подпрограмму инициализации составных частей М-системы. После или в течение инициализации МК 70 должен начать вырабатывать импульсный сигнал Х7 с учетом ограничения (61) для поддержки функционирования генератора 36 в ДСОИ (63) при (NAIP9&X14&NX25)=1. Далее МК 70 при считанном ранее бите X16(t=0)=1 приступает к управлению М-системой согласно прикладной программе сразу, а при X16(t=0)=0 после выполнения подпрограммы тестирования составных частей М-системы.

Следует отметить, что по прикладной программе, разработанной, например, по методике [3, с.97÷112] с использованием нового подхода [2, с.9÷51], в общем случае М-система с разделением во времени выполняет несколько функций управления. Эти функции обычно реализуются циклически как взаимодействующие квазипараллельные процессы [2, с.18÷34] на временной сетке М-системы с некоторым элементарным интервалом времени, формируемым в МК 70 соответствующим таймер/счетчиком в режиме счета внутренних импульсов. При корректном функционировании предлагаемого устройства период Т7 импульсов Х7, являющийся функцией временной сетки работы М-системы во времени, должен удовлетворять условиям (58) и (61) надежного обнаружения формирователем 17 импульсов Х7.

При X14=0 режим сторожевого таймера отключается. Это позволяет в процессе отладки функционировать М-системе от эмулятора МК 70 в пошаговом режиме.

Непосредственно из описания видно, что предлагаемое устройство программного управления благодаря его существенным признакам по сравнению с прототипом [9] позволяет принципиально сократить напрасные потери рабочего времени М-системы за счет ее автоматического перезапуска по импульсу сброса, который формируется в процессе аппаратного обнаружения «зависания» прикладной программы или кратковременного возникновения сигнала аварии источника основного напряжения питания и исключения тестирования М-системы (занимающего значительный отрезок времени - от нескольких десятков секунд до нескольких минут) при идентификации события как кратковременной аварии блока питания М-системы.

Литература

1. Ушкар М.Н. Микропроцессорные устройства в радиоэлектронной аппаратуре/ под ред. Б.Ф. Высоцкого - М.: Радио и связь, 1988, - 128.: «Принципы построения микропроцессорных средств», с. (5-12).

2. Бродин В.Б., Калинин А.В. Системы на микроконтроллерах и БИС программируемой логики - М.: Издательство ЭКОМ, 2002 - 400 с. ил.

3. Сташин В.В. и др. Пректирование цифровых устройств на однокристальных микроконтроллерах/ В.В.Сташин, А.В.Урусов, О.Ф.Мологонцева. - М.: Энергоатомиздат, 1990, - 224 с.

4. Фрунзе А.В. Микроконтроллеры? Это же просто! Т. 2 - М.: ООО «ИД СКИМЕН», 2002, - 392 с. ил.

5. А.с. №1091159, G 06 F 9/22. Устройство управления/ Г.Н.Тимонькин, B.C.Харченко, А.В.Захаренко, С.Н.Ткаченко, А.В.Хитров и Н.А.Емельянов. - Опубл. 1984. Бюл. №17.

6. А.с. №1314341, G 06 F 9/22. Микропрограммное устройство управления/ В.Г.Миронов, А.М.Бойкевич, Л.С.Косов, С.С.Свердлов и Т.А.Лобачева. - Опубл. 1987. Бюл. №20.

7. A.c. №572850, G 11 C 27/00, G 11 C 29/00. Устройство для сохранения информации в блоке оперативной памяти/ Л.А.Колосков и Л.В.Лемуткин. - Опубл. 1977. Бюл. №34.

8. «Структурная схема энергонезависимого ОЗУ» на рис. 5.15 и «Схема подключения резервного источника напряжения питания с развязывающим транзистором» на рис. 5.16: с.86 и 87 в книге: Применение интегральных микросхем памяти: Справочник/ А.А.Дерюгин, В.В.Цыркин, В.Е.Красовский и др.; Под ред. А.Ю.Гордонова, А.А.Дерюгина. - М.: Радио и связь, 1994-232 с.: ил.

9. Прототип.«Энергонезависимая оперативная память» на рис. 6.39: с.282 и 283 в книге: Новиков Ю.В. Основы цифровой схемотехники. Базовые элементы и схемы. Методы проектирования. - М.: Мир, 2001, - 379 с., ил. (Современная схемотехника).

10. А.с. №1101830, G 06 F 11/22. Устройство для контроля системы электропитания цифровой вычислительной машины/ Г.Г.Угнивенко, В.Г.Бандаков и Ю.П.Ковалев. - Опубл. 1984. Бюл. №25.

11. А.с. №568973, G 11 С 29/00. Устройство для защиты информации в накопителе/ В.Н.Дейненко, И.И.Итенберг и Н.П.Узберг. - Опубл. 1977. Бюл. №30.

12. И.И.Петровский, А.В.Прибыльский, А.А.Троян, B.C.Чувелев. Логические ИС КР1533, КР1554. Справочник. В двух частях. Часть 1. - ТОО «БИНОМ», 1993, 254 с.

13. Угрюмов Е.П. Цифровая схемотехника. - СПб: БХВ-Петербург, 2001, 528 с. ил.

14. Бирюков С.А. Цифровые устройства на МОП-интегральных микросхемах. - М.: Радио и связь, 1990, - 128 с. ил.

15. Ерофеев Ю.Н. Импульсные устройства: Учеб. пособие для вузов по спец. «Радиотехника». - М.: Высш. шк., 1989, - 527 с.: ил.

16. Микроэлектронные устройства автоматики: Учебн. пособие для вузов/ А.А.Сазонов, А.Ю.Лукичев, В.Т.Николаев и др.; Под. ред. А.А.Сазонова. - М.: Энергоатомиздат, 1991, - 384 с.: ил.

17. Конопелько В.К., Лосев В.В. Надежное хранение информации в полупроводниковых запоминающих устройствах. - М.: Радио и связь, 1986, - 240 с., ил.

Устройство относится к автоматике и вычислительной технике и может быть использовано в качестве ядра микроконтроллерной или микропроцессорной системы (М-системы) обработки информации и управления в реальном времени с поддержкой режима аппаратного сторожевого таймера для перезапуска М-системы при "зависании" прикладной программы устройства. Техническим результатом является сокращения напрасных потерь рабочего времени устройства при каждом "зависании" его прикладной программы или кратковременном возникновении сигнала аварии основного источника питания за счет автоматического перезапуска устройства по импульсу сброса, который генерируется в процессе аппаратного обнаружения любого из этих событий и исключения тестирования М-системы при идентификации события как кратковременной аварии основного источника напряжения питания. Устройство содержит блок программного управления, управляющие входы и выходы, кодовый выход адреса и двунаправленную кодовую шину данных системой магистрали, входы сигналов сброса и аварии основного источника напряжения питания, источник коммутируемого напряжения, шину основного источника напряжения питания и шину резервного источника напряжения питания, технологический управляющий вход, пороговый элемент, прерыватель и управляемый формирователь импульсов. 3 ил.

Устройство программного управления, содержащее блок программного управления, управляющие входы и выходы, кодовый выход адреса и двунаправленную кодовую шину данных системной магистрали, являющиеся управляющими входами и выходами, кодовым выходом адреса и двунаправленной кодовой шиной данных блока программного управления соответственно, вход сброса, инверсный вход аварии основного источника напряжения питания, источник коммутируемого напряжения, шину источника основного напряжения питания, соединенную с первыми входами питания блока программного управления и источника коммутируемого напряжения, шину источника резервного напряжения питания, соединенную с вторым входом питания источника коммутируемого напряжения, выходная шина которого соединена с вторым входом питания блока программного управления, отличающееся тем, что оно дополнительно содержит технологический управляющий вход, пороговый элемент со срабатыванием по запуску и отпусканием по уровню напряжения питания, прерыватель, снабженный тремя входами и выходом, и управляемый формирователь импульсов, снабженный двумя выходами, двумя управляющими входами, импульсным входом, входом запуска по фронту и входом запуска по нулевому уровню с задержкой, соединенному с инверсным входом сброса устройства, вход сигнала аварии основного источника напряжения питания которого соединен с первым управляющим входом формирователя импульсов, первым входом прерывателя и входом запуска порогового элемента, выход которого соединен с входом запуска по фронту формирователя импульсов, второй управляющий вход которого соединен с технологическим управляющим входом устройства, шина источника основного напряжения питания которого соединена с входами питания порогового элемента, формирователя импульсов и прерывателя, второй вход которого соединен с первым дополнительным управляющим выходом блока программного управления, второй дополнительный управляющий выход которого соединен с импульсным входом формирователя импульсов, первый выход которого соединен с входом сброса блока программного управления, вход прерывания которого соединен с выходом прерывателя, который содержит первый элемент НЕ и четыре элемента И-НЕ, первый вход первого из которых соединен с первым входом прерывателя и через первый элемент НЕ связан с первым входом второго элемента И-НЕ, выход которого соединен с первым входом третьего элемента И-НЕ, выход которого соединен с первым входом четвертого элемента И-НЕ и выходом прерывателя, второй вход которого соединен с вторым входом первого элемента И-НЕ, выход которого соединен с вторым входом четвертого элемента И-НЕ, второй вход третьего элемента И-НЕ соединен с выходом четвертого элемента И-НЕ, третий вход которого соединен с вторым входом второго элемента И-НЕ и третьим входом прерывателя, который соединен с вторым выходом формирователя импульсов, который содержит пятый элемент И-НЕ, пять резисторов, первый конденсатор, второй элемент НЕ, третий элемент НЕ с открытым коллекторным выходом, первый и второй элементы И и управляемый генератор импульсов, снабженный выходом, управляющим входом, импульсным входом и входом запуска, который соединен с первым выводом первого конденсатора, первым входом первого элемента И и выходом пятого элемента И-НЕ, первый вход которого связан через второй элемент НЕ с первым выводом первого резистора, второй вывод которого соединен с вторым выводом первого конденсатора и первым выводом второго резистора, второй вывод которого соединен с входом запуска формирователя импульсов по нулевому уровню с задержкой и первым выводом третьего резистора, второй вывод которого соединен с входом запуска формирователя импульсов по фронту, вторыми входами пятого элемента И-НЕ и первого элемента И и первым выводом четвертого резистора, второй вывод которого соединен с выходом третьего элемента НЕ и первым выходом формирователя импульсов, второй выход которого является выходом первого элемента И, вход третьего элемента НЕ соединен с выходом генератора импульсов, управляющий вход которого соединен с выходом второго элемента И, первый вход которого является первым управляющим входом формирователя импульсов, второй управляющий вход которого соединен с вторым входом второго элемента И и связан через пятый резистор с шиной основного источника напряжения питания, импульсный вход формирователя импульсов является импульсным входом генератора импульсов, который содержит детектор огибающей импульсного сигнала, снабженный выходом, входом установки и импульсным входом, шестой элемент И-НЕ, третий элемент И, шестой и седьмой резисторы и второй конденсатор, первый вывод которого соединен с первым входом шестого элемента И-НЕ и выходами третьего элемента И и генератора, вход запуска которого является первым входом третьего элемента И, второй вход которого через шестой резистор связан с вторым выводом второго конденсатора и первым выводом седьмого резистора, второй вывод которого соединен с выходом детектора, вход установки которого соединен с выходом шестого элемента И-НЕ, второй вход которого является управляющим входом генератора, импульсным входом которого является импульсный вход детектора, причем все элементы прерывателя и формирователя импульсов, возможно за исключением третьего элемента НЕ, являются элементами технологии КМОП.