ЛОГИЧЕСКИЙ ВЫЧИСЛИТЕЛЬ Российский патент 2006 года по МПК G06F7/57 

Описание патента на изобретение RU2282234C1

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические вычислители (см., например, рис.5.3 на стр.144 в книге Гутников B.C. Интегральная электроника в измерительных устройствах. Л.: Энергоатомиздат, 1988), которые реализуют простую симметричную булеву функцию τ21x2∨x1x3∨x2x3, зависящую от трех аргументов - входных двоичных сигналов х1, х2, x3∈{0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических вычислителей, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из n простых симметричных булевых функций, зависящих от n аргументов -входных двоичных сигналов x1,..., xn∈{0,1}.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический вычислитель (фиг.1 в описании изобретения к патенту РФ 2227931, кл. G 06 F 7/00, 2004 г.), который содержит n логических модулей и реализует любую из n простых симметричных булевых функций τ1,..., τn, зависящих от n аргументов - входных двоичных сигналов х1,..., xn∈{0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится зависимость времени, в течение которого входные двоичные сигналы не должны изменяться, от индекса реализуемой функции.

Техническим результатом изобретения является упрощение реализации простых симметричных булевых функций τ1,..., τn за счет исключения зависимости между временем, в течение которого аргументы этих функций (входные двоичные сигналы) не должны изменяться, и индексом реализуемой функции.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом вычислителе, содержащем n логических модулей, каждый из которых содержит элемент ИЛИ, элемент И, подсоединенный первым и вторым входами соответственно к второму и первому входам элемента ИЛИ, и D-триггер, подключенный неинвертирующим выходом и тактовым входом соответственно к первому выходу и второму входу логического модуля, третий вход и первый выход которого объединены, а пятый вход подключен к второму входу элемента И, второй выход каждого предыдущего логического модуля соединен с пятым входом последующего логического модуля, а пятый вход первого и второй выход n-го логических модулей подключены соответственно к шине нулевого потенциала и выходу логического вычислителя, первый и второй управляющие входы которого образованы соответственно объединенными первыми и объединенными вторыми входами всех логических модулей, особенность заключается в том, что в каждый логический модуль введены замыкающий и размыкающий ключи, причем выход и вход замыкающего ключа соединены соответственно с входом данных D-триггера, выходом размыкающего ключа, подсоединенного входом к выходу элемента И, и четвертым входом логического модуля, первый, третий входы и второй выход которого образованы соответственно входом управления замыкающего, размыкающего ключей, первым входом элемента И и выходом элемента ИЛИ.

На фиг.1 и фиг.2 представлены соответственно схема предлагаемого логического вычислителя и временные диаграммы, поясняющие принцип его работы.

Логический вычислитель содержит n логических модулей 11,..., 1n. Каждый логический модуль содержит элемент И 2, элемент ИЛИ 3, замыкающий и размыкающий ключи 4 и 5, D-триггер 6, причем первый, второй входы и выход элемента 2 соединены соответственно с вторым, первым входами элемента 3 и входом ключа 5, подсоединенного выходом к выходу ключа 4 и входу данных D-триггера 6, тактовый вход и неинвертирующий выход которого соединены соответственно с вторым входом и первым выходом логического модуля, подключенного первым, третьим, четвертым, пятым входами и вторым выходом соответственно к входу управления ключей 4, 5, первому входу элемента 2, входу ключа 4, первому входу и выходу элемента 3. Первый выход каждого логического модуля соединен с его третьим входом, второй выход модуля подключен к пятому входу модуля 1k+1, а пятый вход модуля 11 и второй выход модуля 1n соединены соответственно с шиной нулевого потенциала и выходом логического вычислителя, первый и второй управляющие входы которого образованы соответственно объединенными первыми и объединенными вторыми входами модулей 11,..., 1n.

Работа предлагаемого логического вычислителя осуществляется следующим образом. На четвертые входы логических модулей 11,..., 1n подаются соответственно двоичные сигналы x1,..., xn∈{0,1}; на первый, второй управляющие входы логического вычислителя подаются соответственно импульсные сигналы y1, y2∈{0,1} (фиг.2), причем период Т сигнала y2 должен удовлетворять условию Т>Δt, где Δt=ΔtТр+nΔtИЛИ, а ΔtTp и ΔtИЛИ есть длительности задержек, вносимых D-триггером 6 и элементом 3. Если y1=1 (y1=0), то ключ 4 замкнут (разомкнут), а ключ 5 разомкнут (замкнут). Тогда сигналы на первом и втором выходах логического модуля будут определяться соответственно рекуррентными выражениями

и

Wij=Vij∨W(i-1)j,

где есть номер момента времени tj (фиг.2); W0j=0. В представленной ниже таблице приведены значения указанных рекуррентных выражений при n=4.

V11=x1V21=x2V31=x3V41=x4W11=x1W21=x1∨x2W31=x1∨x2∨x3W41=x1∨x2∨x3∨x4V12=0V22=x1x2V32=x1x3∨x2x3V42=x1x4∨x2x4∨x3x4W12=0W22=x1x2W32=x1x2∨x1x3∨x2x3W42=x1x2∨x1x3∨x1x4∨x2x3∨x2x4∨x3x4V13=0V23=0V33=x1x2x3V43=x1x3x4∨x2x3x4∨x1x2x4W13=0W23=0W33=x1x2x3W43=x1x2x3∨x1x2x4∨x1x3x4∨x2x3x4V14=0V24=0V34=0V44=x1x2x3x4W14=0W24=0W34=0W44=x1x2x3x4

Таким образом, на выходе предлагаемого логического вычислителя имеем

где τ1,..., τn есть простые симметричные булевы функции (см. стр.126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974). При этом сигналы х1,..., хn не должны изменяться, пока сигнал y1 имеет высокий уровень.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический вычислитель выполняет более простую по сравнению с прототипом реализацию функций τ1,..., τn, поскольку устранена зависимость между временем, в течение которого аргументы этих функций (входные двоичные сигналы х1,..., xn) не должны изменяться, и индексом реализуемой функции. Дополнительным достоинством предлагаемого логического вычислителя является более простая по сравнению с прототипом настройка, так как для реализации функции τq(q∈{1,...,n}) указанному вычислителю потребуется на n-1 импульсов сигнала y2 меньше, чем прототипу.

Похожие патенты RU2282234C1

название год авторы номер документа
ЛОГИЧЕСКИЙ ВЫЧИСЛИТЕЛЬ 2006
  • Андреев Дмитрий Васильевич
RU2324219C1
ЛОГИЧЕСКИЙ ВЫЧИСЛИТЕЛЬ 2005
  • Андреев Дмитрий Васильевич
RU2284567C1
ЛОГИЧЕСКИЙ ВЫЧИСЛИТЕЛЬ 2005
  • Андреев Дмитрий Васильевич
RU2294009C1
ЛОГИЧЕСКИЙ ВЫЧИСЛИТЕЛЬ 2004
  • Андреев Дмитрий Васильевич
RU2276399C1
ЛОГИЧЕСКИЙ ПРОЦЕССОР 2004
  • Андреев Д.В.
RU2260205C1
ЛОГИЧЕСКИЙ ВЫЧИСЛИТЕЛЬ 2007
  • Андреев Дмитрий Васильевич
RU2336555C1
ЛОГИЧЕСКИЙ ВЫЧИСЛИТЕЛЬ 2006
  • Андреев Дмитрий Васильевич
RU2300138C1
ЛОГИЧЕСКИЙ МОДУЛЬ 2018
  • Андреев Дмитрий Васильевич
RU2700550C1
ЛОГИЧЕСКИЙ ВЫЧИСЛИТЕЛЬ 2007
  • Андреев Дмитрий Васильевич
RU2353967C1
ЛОГИЧЕСКИЙ ВЫЧИСЛИТЕЛЬ 2005
  • Андреев Дмитрий Васильевич
  • Сальников Ярослав Валентинович
RU2294558C1

Иллюстрации к изобретению RU 2 282 234 C1

Реферат патента 2006 года ЛОГИЧЕСКИЙ ВЫЧИСЛИТЕЛЬ

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Техническим результатом является упрощение устройства. Устройство содержит n логических модулей, каждый из которых состоит из D-триггера, элемента И, элемента ИЛИ, замыкающего и размыкающего ключей. 2 ил., 1 табл.

Формула изобретения RU 2 282 234 C1

Логический вычислитель, предназначенный для реализации любой из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, содержащий n логических модулей, каждый из которых содержит элемент ИЛИ, элемент И, подсоединенный первым и вторым входами соответственно к второму и первому входам элемента ИЛИ, и D-триггер, подключенный неинвертирующим выходом и тактовым входом соответственно к первому выходу и второму входу логического модуля, третий вход и первый выход которого объединены, а пятый вход подключен к второму входу элемента И, второй выход каждого предыдущего логического модуля соединен с пятым входом последующего логического модуля, а пятый вход первого и второй выход n-го логических модулей подключены соответственно к шине нулевого потенциала и выходу логического вычислителя, первый и второй управляющие входы которого образованы соответственно объединенными первыми и объединенными вторыми входами всех логических модулей, отличающийся тем, что в каждый логический модуль введены замыкающий и размыкающий ключи, причем выход и вход замыкающего ключа соединены соответственно с входом данных D-триггера, выходом размыкающего ключа, подсоединенного входом к выходу элемента И, и четвертым входом логического модуля, первый, третий входы и второй выход которого образованы соответственно входом управления замыкающего, размыкающего ключей, первым входом элемента И и выходом элемента ИЛИ.

Документы, цитированные в отчете о поиске Патент 2006 года RU2282234C1

ЛОГИЧЕСКИЙ ВЫЧИСЛИТЕЛЬ 2002
  • Андреев Д.В.
RU2227931C1
УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ СИММЕТРИЧЕСКИХ БУЛЕВЫХ ФУНКЦИЙ 1992
  • Авгуль Леонид Болеславович[By]
  • Супрун Валерий Павлович[By]
RU2047894C1
Устройство для вычисления фундаментальных симметрических булевых функций 1990
  • Авгуль Леонид Болеславович
  • Супрун Валерий Павлович
SU1730616A1
Устройство для вычисления симметрических булевых функций 1988
  • Авгуль Леонид Болеславович
  • Егоров Николай Алексеевич
  • Супрун Валерий Павлович
SU1587486A1
МЕТАЛЛОПОРИСТЫЙ ПРОПИТАННЫЙ КАТОД ДЛЯ МАГНЕТРОНА 2007
  • Смирнов Вячеслав Александрович
  • Синицына Елена Николаевна
  • Куликова Людмила Ивановна
  • Гусева Тамара Федоровна
RU2342732C1

RU 2 282 234 C1

Авторы

Андреев Дмитрий Васильевич

Даты

2006-08-20Публикация

2005-01-24Подача