ЛОГИЧЕСКИЙ МОДУЛЬ Российский патент 2019 года по МПК G06F7/57 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические модули (патент РФ 2248034, кл. G06F 7/38, 2005 г.; патент РФ 2281545, кл. G06F 7/57, 2006 г.), которые реализуют любую из простых симметричных булевых функций τ₁, τ₂, τ_n-1, τ_n, зависящих от n аргументов - входных двоичных сигналов, при n=4.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических модулей, относятся ограниченные функциональные возможности, обусловленные тем, что не обеспечивается реализация любой из функций τ₁, τ₂, τ_n-1, τ_n при n=7.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический модуль (патент РФ 2393528, кл. G06F 7/57, 2010 г.), который содержит четыре мажоритарных элемента и реализует любую из простых симметричных булевых функций τ₁,τ₂, τ_n-1, τ_n, зависящих от n аргументов - входных двоичных сигналов, при n=4.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не обеспечивается реализация любой из функций τ₁, τ₂, τ_n-1, τ_n при n=7.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации любой из простых симметричных булевых функций τ₁, τ₂, τ_n-1, τ_n, зависящих от n аргументов - входных двоичных сигналов, при n=7.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом модуле, содержащем четыре мажоритарных элемента, которые имеют по три входа, первый вход третьего мажоритарного элемента и первый вход первого мажоритарного элемента, подключенного выходом к второму входу второго мажоритарного элемента, первый вход четвертого мажоритарного элемента соединены соответственно с вторым и первым настроечными входами логического модуля, особенность заключается в том, что в него дополнительно введены шесть аналогичных упомянутым мажоритарных элементов, второй и третий входы j-го второй и третий входы k-го мажоритарных элементов соединены соответственно с выходами (j-1)-го и (j+2)-го, (k+2)-го и (k+4)-го мажоритарных элементов, а выход четвертого и второй вход девятого мажоритарных элементов подключены соответственно к выходу и третьему настроечному входу логического модуля, первый настроечный вход которого соединен с первыми входами второго, пятого, шестого, седьмого и девятого мажоритарных элементов.

На чертеже представлена схема предлагаемого логического модуля.

Логический модуль содержит мажоритарные элементы 1₁, …, 1₁₀, которые имеют по три входа, причем второй вход элемента 1₂, второй и третий входы элемента 1_j второй и третий входы элемента 1_k соединены соответственно с выходами элементов 1₁, 1_j-1 и 1_j+2, 1_k+2 и 1_k+4, а выход элемента 1₄ и первый вход элемента 1₃, второй вход элемента 1₉ подключены соответственно к выходу и второму, третьему настроечным входам логического модуля, первый настроечный вход которого соединен с первыми входами элементов 1₁, 1₂, 1₄, 1₅, 1₆, 1₇, 1₉.

Работа предлагаемого логического модуля осуществляется следующим образом. На его первый, второй, третий настроечные входы подаются соответственно необходимые двоичные сигналы ƒ₁, ƒ₂, ƒ₃ ∈ {0,1}. На второй вход элемента 1₁, первый вход элемента 1₈; третий вход элемента 1₁, второй вход элемента 1₈; третьи входы элементов 1₂, 1₈; второй вход элемента 1₇, первый вход элемента 1₁₀; третий вход элемента 1₇, второй вход элемента 1₁₀; третьи входы элементов 1₉, 1₁₀ подаются соответственно двоичные сигналы x₁; х₂; х₃; х₄; х₅; х₆ (x₁, …, х₆ ∈ {0,1}). На выходе элемента 1_i имеем где есть соответственно сигналы на его первом, втором, третьем входах и символы операций ИЛИ, И. Следовательно, сигнал на выходе элемента 1₄ определяется выражением Z=ƒ₁(ƒ₂y₁∨ƒ₂y₂∨y₁y₂)∨ƒ₁y₃∨(ƒ₂y₁∨ƒ₂y₂∨y₁y₂)y₃, в котором

y₁=ƒ₁(ƒ₁x₁∨ƒ₁x₂∨x₁x₂)∨ƒ₁x₃∨(ƒ₁x₁∨ƒ₁x₂∨x₁x₂)x₃;

y₂=ƒ₁(ƒ₁x₄∨ƒ₁x₅∨x₄x₅)∨ƒ₁(ƒ₁ƒ₃∨ƒ₁x₆∨ƒ₃x₆)∨

∨(ƒ₁x₄∨ƒ₁x₅∨x₄x₅)(ƒ₁ƒ₃∨ƒ₁x₆∨ƒ₃x₆);

y₃=ƒ₁(x₁x₂∨x₁x₃∨x₂x₃)∨ƒ₁(x₄x₅∨x₄x₆∨x₅x₆)∨

∨(x₁x₂∨x₁x₃∨x₂x₃)(x₄x₅∨x₄x₆∨x₅x₆).

Таким образом, на выходе предлагаемого логического модуля получим

где τ₁, τ₂, τ₆, τ₇ есть простые симметричные булевы функции семи аргументов x₁, …, x₇ (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974 г.).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический модуль обладает более широкими по сравнению с прототипом функциональными возможностями, так как реализует любую из простых симметричных булевых функций τ₁, τ₂, τ_n-1, τ_n, зависящих от n аргументов - входных двоичных сигналов, при n=7.

Изобретение относится к вычислительной технике. Технический результат заключается в расширении функциональных возможностей логического модуля за счет обеспечения реализации любой из простых симметричных булевых функций τ₁, τ₂, τ_n-1, τ_n, зависящих от n аргументов - входных двоичных сигналов, при n=7. Логический модуль содержит четыре мажоритарных элемента, которые имеют по три входа, причем первый вход третьего мажоритарного элемента и первый вход первого мажоритарного элемента, подключенного выходом к второму входу второго мажоритарного элемента, первый вход четвертого мажоритарного элемента соединены соответственно с вторым и первым настроечными входами логического модуля, дополнительно введены шесть аналогичных упомянутым мажоритарных элементов, второй и третий входы j-го, второй и третий входы k-то мажоритарных элементов соединены соответственно с выходами (j-1)-го и (j+2)-го, (k+2)-го и (k+4)-го мажоритарных элементов, а выход четвертого и второй вход девятого мажоритарных элементов подключены соответственно к выходу и третьему настроечному входу логического модуля, первый настроечный вход которого соединен с первыми входами второго, пятого, шестого, седьмого и девятого мажоритарных элементов. 1 ил.

Логический модуль, предназначенный для реализации простых симметричных булевых функций, содержащий четыре мажоритарных элемента, которые имеют по три входа, причем первый вход третьего мажоритарного элемента и первый вход первого мажоритарного элемента, подключенного выходом к второму входу второго мажоритарного элемента, первый вход четвертого мажоритарного элемента соединены соответственно с вторым и первым настроечными входами логического модуля, отличающийся тем, что в него дополнительно введены шесть аналогичных упомянутым мажоритарных элементов, второй и третий входы j-го второй и третий входы k-то мажоритарных элементов соединены соответственно с выходами (j-1)-го и (j+2)-го, (k+2)-го и (k+4)-го мажоритарных элементов, а выход четвертого и второй вход девятого мажоритарных элементов подключены соответственно к выходу и третьему настроечному входу логического модуля, первый настроечный вход которого соединен с первыми входами второго, пятого, шестого, седьмого и девятого мажоритарных элементов.