УСТРОЙСТВО УПРАВЛЕНИЯ ВЫВОДОМ ДАННЫХ Российский патент 2012 года по МПК G06F3/00 G06F13/00 

Предлагаемое изобретение относится к автоматике и вычислительной технике и может быть использовано при проектировании систем управления исследовательскими процессами, в частности при разработке автоматизированного комплекса, предназначенного для определения физико-механических свойств материалов методом кинетического индентирования.

Известно устройство для управления выводом данных в старт-стопном режиме [1]. Известно также устройство управления выводом данных, представляющее собой наиболее близкое техническое решение к заявленному предлагаемому изобретению [2].

Недостатком этого устройства является наличие на его выходе данных только в цифровых кодах.

Целью предлагаемого изобретения является получение на выходе устройства данных в аналоговой форме.

Поставленная цель достигается тем, что в устройство управления выводом данных, содержащее блок 1 связи, регистр 2 памяти данных, блок 3 памяти и цифровой управляемый генератор 4, причем выход блока 1 связи соединен с входом регистра 2 памяти данных, выход регистра 2 памяти данных подключен к входу блока 3 памяти, дополнительно введены элемент 5 задержки, первый регистр 6, первый цифро-аналоговый преобразователь 7 и второй регистр 8. Устройство также дополнительно содержит блок цифровых ключей 9, схему 10 сравнения кодов, источник 11 опорного напряжения и второй цифро-аналоговый преобразователь 12. В устройство дополнительно введены аналоговый вычитатель 13, блок 14 времязадающих резисторов, первый аналоговый ключ 15, интегратор 16 и компаратор 17. Устройство также дополнительно содержит логический элемент 18 2И, первый, второй и третий логические элементы 19, 20 и 23, соответственно, 2И-НЕ, резистор 21, второй аналоговый ключ 22, а также входную и выходную 24 и 25, соответственно, шины, причем выход блока 1 связи дополнительно связан с объединенными между собой входами блока 9 цифровых ключей и цифрового управляемого генератора 4, выход которого подключен к соединенным между собой входом элемента 5 задержки, первым входом второго регистра 8 и дополнительным входом блока 3 памяти. Выход блока 3 памяти связан с первым входом первого регистра 6, выход которого подключен к объединенным между собой вторым входам первого цифро-аналогового преобразователя 7, второго регистра 8 и схемы 10 сравнения кодов. Выход элемента 5 задержки соединен с вторым входом первого регистра 6, выход второго регистра 8 подключен к объединенным между собой первым входом схемы 10 сравнения кодов и вторым входом второго цифро-аналогового преобразователя 12, выходом связанного с вторым входом аналогового вычитателя 13. Выход источника 11 опорного напряжения связан с соединенными между собой первыми входами первого цифро-аналогового преобразователя 7, второго цифро-аналогового преобразователя 12, а также с аналоговым входом второго аналогового ключа 22, выход которого подключен к входу резистора 21, а цифровой вход - к выходу логического элемента 18 2И. Первый, второй и третий выходы схемы 10 сравнения кодов связаны с первыми входами логического элемента 18 2И, первого логического элемента 19 2И-НЕ и второго логического элемента 20 2И-НЕ, соответственно. Выход аналогового вычитателя 13 подключен к аналоговому входу первого аналогового ключа 15, выход которого соединен с первым входом блока 14 времязадающих резисторов, а цифровой вход - с выходом третьего логического элемента 23 2И-НЕ, первый вход которого связан с выходом второго логического элемента 20 2И-НЕ, а второй вход - с выходом первого логического элемента 19 2И-НЕ. Прямой выход компаратора 17 подключен к объединенным между собой вторым входам логического элемента 18 2И и логического элемента 19 2И-НЕ, а инверсный выход - к второму входу второго логического элемента 20 2И-НЕ. Выход первого цифро-аналогового преобразователя 7 связан с соединенными между собой первыми входами аналогового вычитателя 13 и компаратора 17, выход блока 9 цифровых ключей соединен с вторым входом блока 14 времязадающих резисторов, выход которого объединен с выходом резистора 21 и связан с входом интегратора 16. Выход интегратора 16 подключен к второму входу компаратора 17 и соединен с выходной шиной 25. Вход блока 1 связи соединен с входной шиной 24.

Рассмотрим работу устройства управления выводом данных на его конкретном применении в составе автоматизированного комплекса, предназначенного для определения физико-механических свойств материалов методом кинетического индентирования.

Блок 1 связи шиной 24 соединен с управляющей ЭВМ (на Фиг. не показана). В качестве ЭВМ применена персональная ЭВМ, совместимая с IBM PC и имеющая слот расширения PCI. Аппаратные средства блока 1 связи обеспечивают обмен данными с ЭВМ по протоколу обмена PCI. По шине 24, связывающей ЭВМ и блок 1 связи, передаются коды адреса, данных и команд, а также сигналы управления.

При включении автоматизированного комплекса и, соответственно, аппаратных средств устройства, входящего в состав этого комплекса, на шине 24 будет сформирован сигнал RESET, который установит электронные и механические элементы в состояние готовности к работе.

В начале цикла индентирования управляющая этим циклом программа, функционирующая в ЭВМ, записывает через блок 1 связи в цифровой управляемый генератор 4 и блок 9 цифровых ключей код периода меток времени, а также через регистр 2 памяти данных в блок 3 памяти массив кодов данных, представляющих собой цифровые коды величины силы воздействия индентора на исследуемый материал по каждой метке времени в процессе цикла индентирования. После завершения записи массива кодов данных в блок 3 памяти из ЭВМ по команде управляющей программы в блок 1 связи поступит код начала собственно цикла индентирования. С приходом этого кода блок 1 связи выдает на вход цифрового управляемого генератора 4 сигнал, разрешающий этому генератору формировать на своем выходе последовательность импульсов как метки времени с периодом следования, определяемого величиной предварительно записанного кода. Первый импульс на выходе цифрового управляемого генератора 4 инициирует формирование на выходе блока 3 памяти первого слова кода величины силы. Одновременно с этим выходной код первого регистра 6 (код А) записывается в второй регистр 8. Далее через время, определяемое величиной времени задержки элемента 5 задержки, выходной код блока 3 памяти записывается в первый регистр 6. На первый вход схемы 10 сравнения кодов, а также на второй вход второго цифро-аналогового преобразователя 12, с выхода второго регистра 8 поступит код (код В). Величина этого кода будет равна "нулю", так как выходной код первого регистра 6 от действия сигнала RESET равен "нулю". Величина аналогового сигнала на выходе второго цифро-аналогового преобразователя 12 определяется как C=U_ион*В/2ⁿ, где U_ион - величина выходного напряжения источника 11 опорного напряжения; В - величина кода В; n - число разрядов второго цифро-аналогового преобразователя 12. В данный момент времени величина этого аналогового сигнала равна "нулю". На вторые входы второго регистра 8, первого цифро-аналогового преобразователя 7 и схемы 10 сравнения кодов с выхода первого регистра 6 поступит код А, по величине, например, больше "нуля", в результате чего на втором выходе схемы 10 сравнения кодов и, соответственно, на первом входе первого логического элемента 19 2И-НЕ будет сформирована логическая единица, а на выходе первого цифро-аналогового преобразователя 7 будет сформирован аналоговый сигнал, величина которого будет равна D=U_ион*A/2ⁿ, где U_ион - величина выходного напряжения источника 11 опорного напряжения; А - величина кода А и n - число разрядов первого цифро-аналогового преобразователя 7. Этот аналоговый сигнал поступит на первый вход аналогового вычитателя 13, а также на первый вход компаратора 17, в результате чего на выходе аналогового вычитателя 13 и, соответственно, на 4 аналоговом входе первого аналогового ключа 15 будет сформирован разностный сигнал, по величине равный разности аналоговых сигналов D и С, т.е. D-C, а так как величина логического сигнала на втором входе компаратора 17 равна "нулю" (от воздействия сигнала RESET на выходе интегратора 16 будет установлена "нулевая" величина логического сигнала), то на прямом выходе компаратора 17 и, соответственно, на втором входе первого логического элемента 19 2И-НЕ будет установлена логическая "единица". Наличие на первом и втором входах первого логического элемента 19 2И-НЕ логических "единиц" приведет к формированию логической "единицы" на выходе третьего логического элемента 23 2И-НЕ и, соответственно, на цифровом входе первого аналогового ключа 15. Это, в свою очередь, обеспечит прохождение аналогового сигнала D-C положительной полярности с выхода аналогового вычитателя 13 через первый аналоговый ключ 15 на первый вход блока 14 времязадающих резисторов. В зависимости от величины кода периода следования меток времени, поступившего на вход блока 9 цифровых ключей из ЭВМ через блок 1 связи, в блоке 14 времязадающих резисторов устанавливается такая величина времязадающего резистора, при которой формирующейся на выходе интегратора 16 и, соответственно, на втором входе компаратора 17 линейно увеличивающейся аналоговый сигнал к приходу очередной метки времени достигнет величины аналогового сигнала на выходе первого цифро-аналогового преобразователя 7. Как только величина аналогового сигнала на втором входе компаратора 17 достигнет величины аналогового сигнала на его первом входе, на прямом выходе этого компаратора и, соответственно, на втором входе первого логического элемента 19 2И-НЕ будет сформирован логический "ноль", что приведет к установке логического "нуля" на выходе третьего логического элемента 23 2И-НЕ и, соответственно, на цифровом входе первого аналогового ключа 15. Если при последующих метках времени коды А будут больше кодов В, процесс формирования на выходе интегратора 16 будет аналогичен вышеописанному. В случае когда величина кода А будет меньше величины кода В, на выходе аналогового вычитателя 13 будет сформирован сигнал D-C отрицательной полярности, а на выходе схемы 10 сравнения кодов и, соответственно, на первом входе второго логического элемента 20 2И-НЕ будет установлена логическая "единица". Так как в данный момент времени величина аналогового сигнала на первом входе компаратора 17 будет меньше величины аналогового сигнала на его втором входе, то на инверсном выходе компаратора 17 и, соответственно, на втором входе второго логического элемента 20 2И-НЕ будет сформирована логическая "единица". Наличие логических "единиц" на первом и втором входах второго логического элемента 20 2И-НЕ приведет к формированию на выходе третьего логического элемента 23 2И-НЕ и, соответственно, на цифровом входе первого аналогового ключа 15 логической "единицы", а это, в свою очередь, обеспечит прохождение аналогового сигнала D-C отрицательной полярности с выхода аналогового вычитателя 13 через первый аналоговый ключ 15 на первый вход блока 14 времязадающих резисторов. На выходе интегратора 16 и, соответственно, на выходной шине 25 и втором входе компаратора 17 будет формироваться линейно уменьшающийся аналоговый сигнал и, как только его величина станет меньше величины аналогового сигнала на первом входе компаратора 17, на инверсном выходе этого компаратора и, соответственно, на втором входе второго логического элемента 20 будет сформирован логический "ноль". Это, в свою очередь, приведет к формированию логического "нуля" на выходе третьего логического элемента 23 2И-НЕ и, соответственно, на цифровом входе первого аналогового ключа 15, что запретит прохождение аналогового сигнала D-C с выхода аналогового вычитателя 13 через этот ключ на первый вход блока 14 времязадающих резисторов и остановит процесс формирования аналогового сигнала на выходе интегратора 16. В случае равенства кода А и кода В, на первом выходе схемы 10 сравнения кодов и, соответственно, на первом входе логического элемента 18 2И будет сформирована логическая "единица". В процессе индентирования применяется режим удержания постоянной величины силы на время от нескольких секунд до нескольких часов, т.е. величина аналогового сигнала на выходе интегратора 16 в течение этого времени должна быть неизменной. Конденсатор, входящий в состав интегратора 16, из-за утечки накопленного заряда, имеет свойство саморазряда, т.е. величина аналогового сигнала на выходе этого интегратора будет уменьшаться - что недопустимо. Уменьшение величины аналогового сигнала на выходе интегратора 16 и, соответственно, на втором входе компаратора 17, вызванное саморазрядом вышеупомянутого конденсатора, приведет к формированию логической "единицы" на прямом выходе этого компаратора и, соответственно, на втором входе логического элемента 18 2И. Наличие логических "единиц" на первом и втором входах логического элемента 18 2И приведет к формированию логической "единицы" на выходе этого элемента и, соответственно, на цифровом входе второго аналогового ключа 22, а это, в свою очередь, обеспечит прохождение выходного напряжения источника 11 опорного напряжения через второй аналоговый ключ 22 и далее через резистор 21 на вход интегратора 16. Выходное напряжение источника 11 опорного напряжения имеет положительную полярность, поэтому величина выходного аналогового сигнала интегратора 16 начнет увеличиваться. При достижении на выходе интегратора 16 и, соответственно, на втором входе компаратора 17 величины аналогового сигнала, превышающей величину аналогового сигнала на первом входе этого компаратора, на прямом выходе того же компаратора и, соответственно, на втором входе логического элемента 18 2И будет сформирован логический "ноль". Установка логического "нуля" на втором входе логического элемента 18 2И приведет к формированию на выходе этого логического элемента и, соответственно, на цифровом входе второго аналогового ключа 22 логического "нуля", а это, в свою очередь, запретит прохождение выходного напряжения источника 11 опорного напряжения через второй аналоговый ключ 22 и далее через резистор 21 на вход интегратора 16. После этого величина аналогового сигнала на выходе интегратора 16 начнет уменьшаться из-за саморазряда вышеупомянутого конденсатора. Далее алгоритм поддержания величины аналогового сигнала при равенстве кода А и кода В на неизменном уровне на выходе интегратора 16 и, соответственно, на выходной шине 25 аналогичен вышеописанному. Таким образом, совокупность элементов устройства с их взаимосвязями обеспечивает вывод данных из устройства в аналоговой форме.

Источники информации

[1] Авторское свидетельство СССР, кл. G06F 3/04, №583423, 1976.

[2] Авторское свидетельство СССР, кл. G06F 3/04, №586452, 1976.

Изобретение относится к автоматике и вычислительной технике и может быть использовано при проектировании систем управления исследовательскими процессами, в частности, при разработке автоматизированного комплекса, предназначенного для определения физико-механических свойств материалов методом кинетического индентирования. Техническим результатом является обеспечение получения на выходе устройства данных в аналоговой форме. Устройство управления выводом данных содержит блок связи, регистр памяти данных, блок памяти, цифровой управляемый генератор, элемент задержки, первый и второй регистры, первый и второй цифро-аналоговые преобразователи, блок цифровых ключей. Устройство также содержит схему сравнения кодов, источник опорного напряжения, аналоговый вычитатель, блок времязадающих резисторов, первый и второй аналоговые ключи, интегратор, компаратор, логический элемент 2И, три логических элемента 2И-НЕ, резистор, входную и выходную шины. 1 ил.

Устройство управления выводом данных, содержащее блок связи, регистр памяти данных, блок памяти и цифровой управляемый генератор, причем выход блока связи соединен с входом регистра памяти данных, выход которого подключен к входу блока памяти, отличающееся тем, что дополнительно содержит элемент задержки, первый и второй регистры, первый и второй цифроаналоговые преобразователи, блок цифровых ключей, схему сравнения кодов, источник опорного напряжения, аналоговый вычитатель, блок времязадающих резисторов, первый и второй аналоговые ключи, интегратор, компаратор, логический элемент 2И, первый, второй и третий логические элементы 2И-НЕ, резистор, входную и выходную шины, причем выход блока связи дополнительно связан с объединенными между собой входами блока цифровых ключей и цифрового управляемого генератора, выход которого подключен к соединенным между собой входом элемента задержки, первым входом второго регистра и дополнительным входом блока памяти, выход блока памяти связан с первым входом первого регистра, выход которого подключен к объединенным между собой вторым входам первого цифроаналогового преобразователя, второго регистра и схемы сравнения кодов, выход элемента задержки соединен с вторым входом первого регистра, а выход второго регистра подключен к объединенным между собой первым входом схемы сравнения кодов и вторым входом второго цифроаналогового преобразователя, выходом связанного с вторым входом аналогового вычитателя, выход источника опорного напряжения связан с соединенными между собой первыми входами первого и второго цифроаналоговых преобразователей, а также с аналоговым входом второго аналогового ключа, выход которого подключен к входу резистора, а цифровой вход - к выходу логического элемента 2И, первый, второй и третий выходы схемы сравнения кодов связаны с первыми входами логического элемента 2И, первого и второго логических элементов 2И-НЕ, соответственно, выход аналогового вычитателя подключен к аналоговому входу первого аналогового ключа, выход которого соединен с первым входом блока времязадающих резисторов, а цифровой вход - с выходом третьего логического элемента 2И-НЕ, первый вход которого связан с выходом второго логического элемента 2И-НЕ, а второй вход - с выходом первого логического элемента 2И-НЕ, прямой выход компаратора подключен к объединенным между собой вторым входам логического элемента 2И и первого логического элемента 2И-НЕ, а инверсный выход - к второму входу второго логического элемента 2И-НЕ, выход первого цифроаналогового преобразователя связан с соединенными между собой первыми входами аналогового вычитателя и компаратора, выход блока цифровых ключей соединен с вторым входом блока времязадающих резисторов, выходы резистора и блока времязадающих резисторов объединены между собой и соединены с входом интегратора, выход интегратора подключен к второму входу компаратора и соединен с выходной шиной, вход блока связи связан с входной шиной.