УСТРОЙСТВО КОМПЕНСАЦИИ СТРУКТУРНЫХ ПОМЕХ Российский патент 2014 года по МПК H04B1/10 

Изобретение относится к области радиотехники и может использоваться в приемниках шумоподобных сигналов с минимальной частотной манипуляцией.

Известно устройство компенсации структурных помех для приемников широкополосных сигналов. В устройстве на входе приемника имеется n идентичных узлов, в каждом из которых осуществляется компенсация одной из структурных помех в том случае, если ее уровень превышает допустимое значение [патент RU №2143175, H04B 1/10]. Однако известное устройство не обеспечивает эффективное подавление помехи вследствие проникновения полезного сигнала в канал формирования копии помехи.

Известно устройство подавления структурных помех, в котором структурная помеха сворачивается в узкополосную помеху, которая подавляется режекторным фильтром [патент RU №2143781, H04B 1/10]. Недостатком известного устройства является подавление части спектра полезного сигнала в полосе режекторного фильтра.

Известно устройство подавления структурных помех в приемнике базовой станции системы связи с кодовым разделением каналов, содержащее приемник, вход которого соединен с выходом коммутатора, первый вход которого соединен с входом устройства непосредственно, а второй - через последовательно соединенные элемент задержки и блок режекции, приемник структурной помехи, модулятор и кодер, причем первый выход приемника структурной помехи соединен с третьим входом коммутатора, второй - с входом модулятора, третий - с входом кодера, выход кодера соединен с вторым входом модулятора, выход которого соединен с входом блока режекции [патент RU №2122283, H04B 1/10].

Недостатком известного устройства является низкая эффективность подавления структурной помехи вследствие невысокой точности формирования копии помехи. Кроме того, в устройстве необходима задержка входного сигнала на длительность информационного бита, что значительно усложняет реализацию устройства.

Наиболее близким техническим решением к предлагаемому является устройство подавления структурной помехи при приеме шумоподобных сигналов с минимальной частотной манипуляцией, которое содержит приемник структурной помехи, включающий блок фазовой синхронизации, содержащий фазовый дискриминатор, петлевой фильтр и подстраиваемый генератор несущей частоты, блок кодовой синхронизации, содержащий когерентный временной дискриминатор, петлевой фильтр, управляемый фазовращатель, делитель частоты, генератор кода, дешифратор и синтезатор опорных квадратурных сигналов, и блок оценки амплитуды, а также модулятор, блок режекции и коммутатор [патент RU 2450445 C2, H04B 1/10].

Недостатком известного устройства следует отметить недостаточную эффективность подавления структурной помехи вследствие невысокой точности формирования копии помехи на интервалах первого элемента каждого периода повторения кода.

Предлагаемое изобретение призвано решить задачу повышения эффективности подавления структурной помехи при приеме шумоподобных сигналов с минимальной частотной манипуляцией.

Поставленная задача решается тем, что в устройстве компенсации структурных помех, содержащем приемник структурной помехи, модулятор, блок режекции, один вход которого соединен с входом устройства, другой вход соединен с выходом модулятора, коммутатор, первый вход которого соединен с входом устройства, а управляющий вход которого подключен к командному выходу приемника структурной помехи, содержащего блок фазовой синхронизации, включающий фазовый дискриминатор, содержащий первый и второй перемножители, сигнальные входы которых соединены с входом устройства, третий и четвертый, пятый и шестой перемножители, выходы которых объединены соответственно через первый вычитатель и сумматор, первый и второй интеграторы, входы которых соответственно подключены к выходам первого вычитателя и сумматора, первый блок оценки информационного символа, вход которого подключен к выходу первого интегратора, а выход которого соединен с опорным входом седьмого перемножителя, сигнальный вход которого подключен к выходу второго интегратора, а к выходу которого подключены последовательно соединенные первый петлевой фильтр и подстраиваемый генератор несущей частоты, квадратурные выходы которого соединены соответственно с опорными входами первого и второго перемножителей, при этом сигнальные входы третьего и пятого, четвертого и шестого перемножителей попарно объединены и подключены к выходам соответственно первого и второго перемножителей, блок кодовой синхронизации, включающий последовательно соединенные временной дискриминатор, содержащий последовательно соединенные восьмой перемножитель, сигнальный вход которого подключен к выходу сумматора, третий интегратор, синхронизирующий вход которого соединен с синхронизирующими входами первого и второго интеграторов и подключен к выходу дешифратора, подключенного к дополнительным выходам генератора кода, и девятый перемножитель, опорный вход которого подключен к выходу первого блока оценки информационного символа, второй петлевой фильтр и управляемый фазовращатель, другой вход которого соединен с выходом делителя частоты, входом соединенного с первым квадратурным выходом подстраиваемого генератора несущей частоты, а выход которого соединен со входом генератора кода, инверсный выход которого соединен с опорным входом восьмого перемножителя, а прямой выход которого соединен со входом синтезатора опорных квадратурных сигналов, выходы которого соединены соответственно с попарно объединенными опорными входами третьего и шестого, четвертого и пятого перемножителей, блок оценки амплитуды, содержащий аттенюатор, вход которого подключен к выходу первого интегратора, а выход которого соединен с сигнальным входом десятого перемножителя, опорный вход которого подключен к выходу первого блока оценки информационного символа, последовательно соединенные фильтр нижних частот, вход которого подключен к выходу десятого перемножителя, и пороговый элемент, выход которого является командным выходом приемника структурной помехи, последовательно соединенные четвертый интегратор, вход которого подключен к выходу первого вычитателя, а первый и второй синхронизирующие входы которого соединены соответственно с выходом дешифратора и выходом делителя частоты, и второй блок оценки информационного символа, к выходу которого подключен один вход одиннадцатого перемножителя, другой вход которого соединен с выходом фильтра нижних частот, а выход которого является выходом блока оценки амплитуды, модулятор, содержащий двенадцатый и тринадцатый перемножители, сигнальные входы которых подключены соответственно к квадратурным выходам подстраиваемого генератора несущей частоты, опорные входы которых соединены соответственно с выходами синтезатора опорных квадратурных сигналов, а выходы которых объединены через второй вычитатель, чей выход соединен с сигнальным входом четырнадцатого перемножителя, опорный вход которого подключен к выходу блока оценки амплитуды, а выход которого является выходом модулятора, согласно изобретению, в блок кодовой синхронизации приемника структурной помехи введен формирователь сигнала запрета, один вход которого соединен с выходом управляемого фазовращателя, другой вход которого подключен к выходу дешифратора, а выход которого соединен с управляющим входом временного селектора, который входом подключен к выходу блока режекции, а выходом соединен со вторым входом коммутатора.

Введение перечисленных узлов с описанными связями позволит по сравнению с известным устройством повысить эффективность компенсации структурной помехи за счет нейтрализации действия импульсной помехи, образующейся вследствие несовпадения информационных символов принимаемой помехи и ее копии на интервалах первого элемента каждого периода повторения кода.

На фиг.1 приведена структурная схема заявляемого устройства компенсации структурных помех.

Устройство компенсации структурных помех содержит приемник 1 структурной помехи, модулятор 2, блок 3 режекции, временной селектор 4 и коммутатор 5. При этом приемник 1 структурной помехи включает блок 6 фазовой синхронизации, блок 7 кодовой синхронизации и блок 8 оценки амплитуды.

Блок 6 фазовой синхронизации содержит фазовый дискриминатор 9, включающий первый 10₁ и второй 10₂ перемножители, сигнальные входы которых соединены с прямым входом блока 3 режекции и первым входом коммутатора 5 и являются входом устройства, а опорные входы перемножителей 10₁ и 10₂ подключены соответственно к квадратурным выходам подстраиваемого генератора 11 несущей частоты. Фазовый дискриминатор 9 содержит также третий 10₃, четвертый 10₄, пятый 10₅, шестой 10₆ и седьмой 10₇ перемножители, первый вычитатель 12₁, сумматор 13, первый 14₁ и второй 14₂ интеграторы, первый решающий блок 15₁. При этом сигнальные входы третьего 10₆ и пятого 10₅, четвертого 10₄ и шестого 10₆ перемножителей попарно объединены и подключены соответственно к выходам первого 10₁ и второго 10₂ перемножителей. Выходы третьего 10₃ и четвертого 10₄, пятого 10₅ и шестого 10₆ перемножителей объединены соответственно через вычитатель 12₁ и сумматор 13, к выходам которых подключены соответственно первый 14₁ и второй 14₂ интеграторы. Сигнальный вход перемножителя 10₇ подключен к выходу интегратора 14₂, опорный вход перемножителя 10₇ подключен к выходу первого решающего блока 15₁, который входом соединен с выходом первого интегратора 14_1. Выход же перемножителя 10₇, являющийся выходом фазового дискриминатора 9, соединен со входом первого петлевого фильтра 16₁, к выходу которого подключен вход подстраиваемого генератора 11 несущей частоты.

Блок 7 кодовой синхронизации содержит последовательно соединенные временной дискриминатор 17 и второй петлевой фильтр 16₂, а также управляемый фазовращатель 18, генератор 19 кода, синтезатор 20 опорных квадратурных сигналов, дешифратор 21, делитель 22 частоты и формирователь 23 сигнала запрета. Временной дискриминатор 17 включает последовательно соединенные восьмой перемножитель 10₈, третий интегратор 14₃ и девятый перемножитель 10₉, причем сигнальный вход перемножителя 10₈ соединен с выходом сумматора 13 блока 6 фазовой синхронизации. Синхронизирующий вход интегратора 14₃ соединен с синхронизирующими входами интеграторов 14₁ и 14₂ и подключен к выходу дешифратора 21. Перемножитель 10₉ опорным входом подключен к выходу решающего блока 15₁, а выход перемножителя 10₉ является выходом временного дискриминатора 17. Вход генератора 19 кода и первый вход формирователя 23 сигнала запрета объединены и подключены к выходу управляемого фазовращателя 18, который сигнальным входом соединен с выходом делителя 22 частоты, а управляющим входом подключен к выходу петлевого фильтра 16₂. Вход синтезатора 20 опорных квадратурных сигналов подключен к прямому выходу генератора 19 кода, чей инверсный выход соединен с опорным входом перемножителя 10₈. К дополнительным же выходам генератора 19 кода подключен дешифратор 21, выходом соединенный со вторым входом формирователя 23 сигнала запрета, который выходом подключен ко второму входу временного селектора 4. Выходы синтезатора 20 опорных квадратурных сигналов соединены соответственно с объединенными попарно опорными входами перемножителей 10₃ и 10₆, 10₄ и 10₅. Вход делителя 22 частоты соединен с первым квадратурным выходом подстраиваемого генератора 11 несущей частоты.

Блок 8 оценки амплитуды содержит аттенюатор 24, перемножитель 10₁₀, фильтр 25 нижних частот, пороговый элемент 26, интегратор 14₄, решающий блок 15₂ и перемножитель 10₁₀. Вход аттенюатора 24 подключен к выходу интегратора 14₁ блока 6 фазовой синхронизации, а выход аттенюатора 24 соединен с сигнальным входом перемножителя 10₁₀, опорный вход которого подключен к выходу первого решающего блока 15ь а выход которого соединен со входом фильтра 25 нижних частот. Вход порогового элемента 26 подключен к выходу фильтра 25 нижних частот, а выход порогового элемента 26, являющийся командным выходом приемника 1 структурной помехи, соединен с третьим входом коммутатора 5. Вход интегратора 14₄ подключен к выходу вычитателя 12₁ блока 6 фазовой синхронизации, а первый и второй синхронизирующие входы интегратора 14₄ соединены соответственно с выходом дешифратора 21 и выходом делителя 22 частоты. Выход интегратора 14₄ соединен с входом второго решающего блока 15₂, к выходу которого подключен опорным входом перемножитель 10₁₁, чей выход является и выходом блока 8 оценки амплитуды.

Модулятор 2 содержит перемножители 10₁₂, 10₁₃ и 10₁₄ и второй вычитатель 12₂. Сигнальные входы перемножителей 10₁₂, 10₁₃ подключены соответственно к квадратурным выходам подстраиваемого генератора 11 несущей частоты, а опорные входы соединены соответственно с выходами синтезатора 20 опорных квадратурных сигналов. Выходы перемножителей 10₁₂ и 10₁₃ объединены через вычитатель 12₂, выходом подключенный к первому входу перемножителя 10₁₄, второй вход которого соединен с выходом перемножителя 10₁₁ блока 8 оценки амплитуды. Выход же перемножителя 10₁₄ соединен с инвертирующим входом блока 3 режекции, своим выходом соединенного с первым входом временного селектора 4, который соединен по выходу со вторым входом коммутатора 5, чей выход является и выходом заявляемого устройства.

Устройство компенсации структурных помех работает следующим образом. Входной сигнал, представляющий аддитивную смесь полезного сигнала, структурной помехи и шума, поступает на прямой вход блока 3 режекции и вход приемника 1: входы перемножителей 10₁ и 10₂ блока 6 фазовой синхронизации. Полезный сигнал представляет периодический шумоподобный сигнал (ШПС) с минимальной частотной модуляцией и дополнительной цифровой модуляцией (фазовой манипуляцией). Структурная помеха (СП) также представляет ШПС с минимальной частотной модуляцией, отличающийся от полезного сигнала структурой кода, определяющего закон широкополосной частотной модуляции, цифровой информацией, а также амплитудой, временем запаздывания и частотным сдвигом. В перемножителях 10₁ и 10₂ входной сигнал перемножается с опорными квадратурными сигналами соответственно cos(ω₀t) и sin(ω₀t) частоты ω₀, равной несущей частоте структурной помехи. Указанные сигналы вырабатываются подстраиваемым генератором 11 несущей частоты блока 6 фазовой синхронизации.

Квадратурные видеочастотные составляющие структурной помехи с выходов перемножителей 10₁ и 10₂ поступают на попарно объединенные сигнальные входы перемножителей 10₃ и 10₅, 10₄ и 10₆ соответственно, где перемножаются с опорными видеочастотными сигналами, формируемыми синтезатором 20 опорных квадратурных сигналов блока 7 кодовой синхронизации. При идеальной кодовой синхронизации опорные квадратурные сигналы являются точными копиями квадратурных видеочастотных компонентов I(t) и Q(t) принимаемой структурной помехи. Результаты перемножения квадратурных составляющих входного и опорных сигналов объединяются в вычитателе 12₁ и сумматоре 13, образуя соответственно косинусную и синусную квадратурные составляющие, пропорциональные cosφ и sinφ, где φ - фазовая ошибка системы синхронизации (составляющие удвоенной частоты ω₀ подавляются при последующей обработке). Интеграторы 14₁ и 14₂ в квадратурных каналах фазового дискриминатора 9 осуществляют интегрирование поступающих на их входы квадратурных составляющих сжатой по спектру структурной помехи на интервалах, равных периоду Т_п повторения ШПС (одинаковому для полезного сигнала и структурной помехи). Сброс интеграторов 14₁ и 14₂ осуществляется с шагом Т_п синхроимпульсами, вырабатываемыми дешифратором 21 блока 7 кодовой синхронизации.

Результаты z₁ и z₂ интегрирования в квадратурных каналах фазового дискриминатора 9 пропорциональны величинам DAcosφ и DAsinφ, где А - амплитуда СП, D - информационный символ на текущем периоде повторения, принимающий значения 1 или -1. Результаты z₁ и z₂ поступают на выходной перемножитель 10₇, формирующий сигнал ошибки Z_д(φ), пропорциональный фазовому рассогласованию принимаемой структурной помехи и опорных сигналов частоты ω₀. При этом составляющая z₂ поступает на сигнальный вход перемножителя 10₇ непосредственно, а составляющая z₁ поступает на опорный вход перемножителя 10₇ через решающий блок 15₁. Последний осуществляет преобразование вида sign(z₁) (знаковая функция), формируя оценку информационного символа D помехи, благодаря которой исключается влияние цифровой модуляции структурной помехи на формирование сигнала ошибки Z_д(φ).

Выходной сигнал петлевого фильтра 16_1, сглаживающего флуктуации сигнала ошибки Z_д(φ), обусловленные действием шума, используется для управления частотой и фазой опорных сигналов, формируемых подстраиваемым генератором 11 несущей частоты структурной помехи.

Блок 7 кодовой синхронизации приемника 1 структурной помехи работает следующим образом. Сигнал с выхода сумматора 13 блока 6 фазовой синхронизации поступает на вход перемножителя 10₈ временного дискриминатора 17, где перемножается с инверсным кодом -d(t). Прямой код d(t) используется при формировании опорных видеочастотных сигналов I(t) и Q(t) в синтезаторе 20 опорных квадратурных сигналов. Оба кода (прямой и инверсный) формируются генератором 19 кода. Выходной сигнал перемножителя 10₈ интегрируется на интервалах, равных периоду Т_п повторения ШПС, в результате чего на выходе интегратора 14₃ образуется сигнал ошибки, поступающий на сигнальный вход перемножителя 10₉. С помощью перемножителя 10₉ исключается влияние цифровой модуляции на формирование сигнала ошибки, пропорционального временному рассогласованию принятой структурной помехи и опорных квадратурных сигналов I(t) и Q(t). Достигается это путем подачи на опорный вход перемножителя 10₉ оценки информационного символа с выхода решающего блока 15₁.

Петлевой фильтр 16₂ сглаживает флуктуации сигнала ошибки, формируя управляющий сигнал для управляемого фазовращателя 18.

Меандровый сигнал тактовой частоты f_т=1/T, поступающий через управляемый фазовращатель 18 на вход генератора 19 кода и формирователь 23 сигнала запрета, формируется делителем 22 частоты путем деления несущей частоты: f_т=f₀/m, m - целое.

Формируемый генератором 19 прямой код d(t) поступает на вход синтезатора 20 опорных квадратурных сигналов, определяя знак приращения фазы π/2 на интервалах, равных длительности Т элемента кода.

С выходов синтезатора 20 опорные квадратурные сигналы I(t) и Q(t) поступают соответственно на перемножители 10₃ и 10₆, 10₄ и 10₅ фазового дискриминатора 9 блока 6 фазовой синхронизации, а также на перемножители 10₁₂ и 10₁₃ модулятора 2.

Дешифратор 21, подключенный к дополнительным выходам генератора 19 кода, формирует синхроимпульсы с частотой повторения F_п=1/Т_п для интеграторов 14₁ 14₂ и 14₃ фазового и временного дискриминаторов 9 и 17, а также для интегратора 14₄ блока 8 оценки амплитуды.

Формирователь 23 сигнала запрета, используя синхроимпульсы с выхода дешифратора 21, вырабатывает сигнал «логический 0» для управления временным селектором 4, запрещая прохождение сигнала с выхода блока 3 режекции на выход заявляемого устройства через коммутатор 5. Сигнал запрета формируется на интервале первого элемента кода на каждом периоде повторения кода. Использование сигнала запрета позволяет нейтрализовать действие импульсной помехи, образующейся на выходе блока 3 режекции вследствие несовпадения информационных символов принимаемой структурной помехи и ее копии. Это обусловлено тем, что оценка информационного символа D помехи в решающем блоке 15₁ формируется с задержкой на длительность Т элемента кода. Поэтому на интервале первого элемента кода при формировании копии помехи полагается, что информационный символ D=1. В то время как в действительности он с равной вероятностью принимает значения 1 или -1.

Блок 8 оценки амплитуды работает следующим образом. Результат z₁ интегрирования в синфазном канале фазового дискриминатора 9 поступает на сигнальный вход перемножителя 10₁₀ через аттенюатор 24, формирующий оценку комплексной амплитуды СП: DA=2z₁/M, где М=Т_п/Т_д - число отсчетов на интервале интегрирования, Т_д - интервал дискретизации.

На опорный вход перемножителя 10₁₀ поступает оценка информационного символа D с выхода решающего блока 15₁, благодаря чему исключается влияние цифровой модуляции СП на формирование оценки амплитуды структурной помехи. Фильтр 25 нижних частот служит для сглаживания флуктуации оценки амплитуды помехи. При превышении оценкой амплитуды А заданного порогового уровня на выходе порогового элемента 26 формируется команда для коммутатора 5 на включение блока 3 режекции и временного селектора 4 в тракт приема полезного сигнала.

Интегратор 14₄ осуществляет интегрирование поступающей на его вход синфазной составляющей сжатой по спектру структурной помехи на интервалах, равных длительности целого числа элементов кода. При этом на первый синхронизирующий вход интегратора 14₄ поступают синхроимпульсы тактовой частоты f_т с выхода делителя 22 частоты, что обеспечивает установку на выходе интегратора 14₄ текущего значения результата интегрирования z_1k на интервале 0<t≤kT, k=1, 2,…, N, где N - длина кода. Результат интегрирования z_1k поступает на вход решающего блока 152, осуществляющего оценку информационного символа D_k структурной помехи на момент t=kT путем выполнения преобразования вида sign(z_1k). Перемножитель 10₁₀ формирует оценку A_kD_k комплексной амплитуды СП, которая используется в модуляторе 2 для формирования копии структурной помехи.

Модулятор 2 работает следующим образом. Перемножители 10₁₂ и 10₁₃ осуществляют формирование квадратурных составляющих копии структурной помехи единичной амплитуды путем перемножения опорных видеочастотных сигналов I(t) и Q(t), вырабатываемых синтезатором 20, с опорными квадратурными сигналами соответственно cos(ω₀t) и sin(ω₀t), формируемыми подстраиваемым генератором 11 несущей частоты. В перемножителе 10₁₄ формируется копия структурной помехи путем перемножения выходного сигнала единичной амплитуды с выхода вычитателя 12₂ и оценки комплексной амплитуды A_kD_k, сформированной перемножителем 10₁₁. Выходной сигнал блока 3 режекции представляет собой очищенный от структурной помехи входной сигнал, который поступает на второй вход коммутатора 5 через временной селектор 4.

Коммутатор 5 по команде с выхода порогового элемента 26 приемника 1 структурной помехи осуществляет включение блока 3 режекции и временного селектора 4 в тракт приема полезного сигнала.

В установившемся режиме работы степень подавления структурной помехи устройством компенсации определяется точностью слежения за задержкой и фазой СП системами кодовой и фазовой синхронизации, а также точностью оценки амплитуды и информационных символов СП блоком 8 приемника 1 структурной помехи.

Заявляемое устройство может быть реализовано на современной цифровой элементной базе, в частности, с использованием программируемых логических интегральных схем (ПЛИС).

Пример цифровой реализации синтезатора опорных квадратурных сигналов с использованием накапливающего сумматора (аккумулятора фазы) и постоянного запоминающего устройства для хранения отсчетов квадратурных сигналов приведен в монографии [Цифровые системы фазовой синхронизации. / М.И. Жодзишский, С.Ю. Сила-Новицкий, В.А. Прасолов и др.; Под ред. М.И. Жодзишского. - М: Сов.Радио, 1980. - с.55-57].

По сравнению с устройством-прототипом заявляемое устройство позволяет повысить эффективность компенсации мощной структурной помехи за счет нейтрализации действия импульсной помехи, образующейся на выходе блока режекции вследствие несовпадения информационных символов помехи и ее копии на интервалах первого элемента каждого периода повторения кода. Амплитуда импульсной помехи на 6 дБ превышает амплитуду структурной помехи во входном сигнале. И хотя эффективность подавления импульсной помехи корреляционным приемником полезного сигнала выше, чем структурной помехи, в случае значительного превышения помехой сигнала (40 дБ и более) нейтрализация импульсной помехи необходима.

Достигается это ценой незначительных дополнительных аппаратурных затрат и весьма малых энергетических потерь при приеме полезного сигнала: менее 0,1% при длине кода N=10³ и более.

В этом заключается технический результат, достигаемый при использовании заявляемого устройства.

Изобретение относится к области радиотехники и может использоваться в приемниках шумоподобных сигналов с минимальной частотной манипуляцией. Заявляемое устройство компенсации структурных помех позволит повысить эффективность компенсации мощной структурной помехи за счет нейтрализации действия импульсной помехи, образующейся на выходе блока режекции, вследствие несовпадения информационных символов помехи и ее копии на интервалах первого элемента каждого периода повторения кода. Достигается это ценой незначительных дополнительных аппаратурных затрат в сравнении с известными устройствами и весьма малых энергетических потерь при приеме полезного сигнала: менее 0,1% при длине кода N=10³ и более. Заявляемое устройство может быть реализовано на современной цифровой элементной базе, в частности, с использованием программируемых логических интегральных схем (ПЛИС). 1 ил.

Устройство компенсации структурных помех, содержащее приемник структурной помехи, модулятор, блок режекции, один вход которого соединен с входом устройства, другой вход соединен с выходом модулятора, коммутатор, первый вход которого соединен с входом устройства, а управляющий вход которого подключен к командному выходу приемника структурной помехи, содержащего блок фазовой синхронизации, включающий фазовый дискриминатор, содержащий первый и второй перемножители, сигнальные входы которых соединены с входом устройства, третий и четвертый, пятый, и шестой перемножители, выходы которых объединены соответственно через первый вычитатель и сумматор, первый и второй интеграторы, входы которых соответственно подключены к выходам первого вычитателя и сумматора, первый блок оценки информационного символа, вход которого подключен к выходу первого интегратора, а выход которого соединен с опорным входом седьмого перемножителя, сигнальный вход которого подключен к выходу второго интегратора, а к выходу которого подключены последовательно соединенные первый петлевой фильтр и подстраиваемый генератор несущей частоты, квадратурные выходы которого соединены соответственно с опорными входами первого и второго перемножителей, при этом сигнальные входы третьего и пятого, четвертого и шестого перемножителей попарно объединены и подключены к выходам соответственно первого и второго перемножителей, блок кодовой синхронизации, включающий последовательно соединенные временной дискриминатор, содержащий последовательно соединенные восьмой перемножитель, сигнальный вход которого подключен к выходу сумматора, третий интегратор, синхронизирующий вход которого соединен с синхронизирующими входами первого и второго интеграторов и подключен к выходу дешифратора, подключенного к дополнительным выходам генератора кода, и девятый перемножитель, опорный вход которого подключен к выходу первого блока оценки информационного символа, второй петлевой фильтр и управляемый фазовращатель, другой вход которого соединен с выходом делителя частоты, входом соединенного с первым квадратурным выходом подстраиваемого генератора несущей частоты, а выход которого соединен со входом генератора кода, инверсный выход которого соединен с опорным входом восьмого перемножителя, а прямой выход которого соединен со входом синтезатора опорных квадратурных сигналов, выходы которого соединены соответственно с попарно объединенными опорными входами третьего и шестого, четвертого и пятого перемножителей, блок оценки амплитуды, содержащий аттенюатор, вход которого подключен к выходу первого интегратора, а выход которого соединен с сигнальным входом десятого перемножителя, опорный вход которого подключен к выходу первого блока оценки информационного символа, последовательно соединенные фильтр нижних частот, вход которого подключен к выходу десятого перемножителя, и пороговый элемент, выход которого является командным выходом приемника структурной помехи, последовательно соединенные четвертый интегратор, вход которого подключен к выходу первого вычитателя, а первый и второй синхронизирующие входы которого соединены соответственно с выходом дешифратора и выходом делителя частоты, и второй блок оценки информационного символа, к выходу которого подключен один вход одиннадцатого перемножителя, другой вход которого соединен с выходом фильтра нижних частот, а выход которого является выходом блока оценки амплитуды, модулятор, содержащий двенадцатый и тринадцатый перемножители, сигнальные входы которых подключены соответственно к квадратурным выходам подстраиваемого генератора несущей частоты, опорные входы которых соединены соответственно с выходами синтезатора опорных квадратурных сигналов, а выходы которых объединены через второй вычитатель, чей выход соединен с сигнальным входом четырнадцатого перемножителя, опорный вход которого подключен к выходу блока оценки амплитуды, а выход которого является выходом модулятора, отличающееся тем, что в блок кодовой синхронизации приемника структурной помехи введен формирователь сигнала запрета для формирования сигнала запрета на интервале первого элемента кода на каждом периоде повторения кода, один вход которого соединен с выходом управляемого фазовращателя, другой вход которого подключен к выходу дешифратора, а выход которого соединен с управляющим входом временного селектора, который входом подключен к выходу блока режекции, а выходом соединен со вторым входом коммутатора.