Многопараметрический нечеткий процессор для автоматических регуляторов и способ синтеза управляющего сигнала Российский патент 2018 года по МПК G06N7/02 

Изобретение относится к области управления в реальном масштабе времени сложными объектами и быстротекущими процессами, которые не удается представить математической моделью в виде дифференциальных уравнений. Технический результат - повышение быстродействия управления при снижении аппаратной избыточности, в унификации структуры нечетких регуляторов при изменении количества параметров объекта управления.

Известен четкий логический регулятор для управления технологическими процессами [Патент RU №2445669, МПК G05B 13/02], в котором регулятор включает фаззификатор с семью входами, блок логического вывода с заданными функциями принадлежности четких термов переменных, на вход которого подаются входные и выходные переменные, а также дискретные входные и выходные переменные объекта управления, дефаззификатора, исполнительного устройства, объекта управления и датчика обратной связи. Сравнивающее устройство реализовано в составе условной части продукционных правил блока нечеткого логического вывода. Для повышения точности и быстродействия входные и выходные переменные регулятора представлены совокупностью четких термов, а дополнительное повышение быстродействия регулятора достигнуто автоматическим расположением с помощью ANY-TIME алгоритма в начало системы продукций правил с наибольшей частотой срабатывания. Расширение управляющих функций регулятора достигнуто за счет использования в антецедентах продукционных правил дискретных и выходных переменных объекта управления.

Недостатками данного регулятора являются: последовательный способ обработки продукционных правил снижает быстродействие регулятора, применение прямоугольной формы функции принадлежности снижает точность регулирования в нечеткой области. Известен трехпозиционный регуляторов с адаптивной средней позицией [Патент RU №2220432, МПК G05B 13/02, G05B 11/18], в котором бесконтактность подключения функционального звена перенастройки достигается его подключением на выход трехпозиционного регулятора с фиксированными позициями параллельно с усилительным звеном с коэффициентом усиления К≥2 и последующей подачей суммарного сигнала этих двух параллельных ветвей на звено типа насыщения с единичным коэффициентом усиления и значениями сигналов насыщения, равными значениям крайних позиций исходного трехпозиционного регулятора относительно средней.

Недостатками данного регулятора являются: применение в функциональном звене перенастройки схемы интегрирования, которая снижает скорость регулирования при выбеге регулируемой величины (параметра) в зону (из зоны) нечувствительности, применимость регулятора только с одним параметром объекта управления.

Известен способ формирования нечеткого управляющего воздействия [Патент №2514127, МПК G05B 19/00], согласно которому предложен нечеткий адаптивный позиционный способ автоматического управления объектами с дискретными исполнительными устройствами, реализуемый посредством логического контроллера и заключающийся в формировании параметров управления по нечетким правилам и подаче этих параметров управления на объект, причем формирование параметров управления разделено на два уровня, на первом из которых с помощью нечеткой логики локализуется (выделяется) диапазон регулирования, в котором будет производиться дальнейшая адаптация, причем локализация диапазона регулирования производится путем определения основного (базового) значения параметра управления этого диапазона по формуле , где U_ад1 - адаптируемый параметр управления, U_o и U_k - параметры управления в двух крайних (противоположных) состояниях В объекта, нормированный эквивалент состояния объекта ( при B_o, при B_k, где B_o - начальное состояние объекта, B_k - конечное состояние объекта), принимаемого за значение параметра адаптивной средней позиции на данном диапазоне, а на втором уровне значение параметра управления определяется с помощью адаптивного трехпозиционного способа регулирования.

Недостатками данного способа является ограничение характеристики состояния объекта управления одним параметром, последовательная обработка продукционных правил, снижающее быстродействие, и использование только дискретного исполнительного устройства.

Наиболее близкими по технической сущности к изобретению являются способ и устройство построения систем нечеткой логики [Патент №2417442, МПК G06N 7/02], при котором сначала формулируют последовательность правил нечеткой логики, затем каждому из этих правил назначают числовую характеристику - показатель качества управления, причем правила нечеткой логики реализованы на базе обученной нейронной сети, на входы нейронной сети подают информационные сигналы или сигналы от объекта управления, при этом на ее выходе формируется последовательность выходных сигналов или последовательность инструкций и рекомендаций, где обученная нейронная сеть является обученной большой искусственной нейронной сетью, причем каждое из правил нечеткой логики реализуют отдельным фрагментом обученной большой искусственной нейронной сети (доменом), где число доменов соответствует числу правил нечеткой логики и, кроме того, содержит некоторое избыточное число резервных доменов, причем один из доменов выполняет функции арбитра и коммутирует выходы доменов с выходами нейронной сети с учетом показателя качества управления.

Недостатками данного способа и устройства является техническая сложность доменной нейронной сети, которая реализуется с применением компьютерных компонентов. Компьютерные компоненты требуют программной обработки, что также является существенным недостатком устройства, так как значительно снижают быстродействие, достигнутое за счет распараллеливания обработки продукционных правил.

Цель настоящего изобретения:

- повышение быстродействия вычисления значения управляющего сигнала;

- упрощение структуры устройств нечеткого регулирования. Технический результат заявленного способа и устройства для его реализации:

- увеличение быстродействия за счет аппаратное распараллеливание вычисления значения нечеткой функции регулирования;

- унификация блоков обработки нечетких правил регулирования.

Технический результат в патентуемом способе синтеза управляющего сигнала в области нечетких значений функции управления достигается тем, что исходные значения управляющего сигнала в дискретных точках области изменения параметров U₁,U₂,U₃,…,U_N объекта управления заранее известны в результате экспериментальных или теоретических исследований N-мерной функции управления, в процессе управления определяют текущие значения параметров объекта управления U_a1, U_a2, …, U_aN, с помощью N фаззификаторов определяют принадлежность параметров объекта управления U_a1, U_a2, … U_aN интервалам U_1min≤U_a1, <U_1max, U_2min≤U_a2<U_2max, …, U_Nmin≤U_aN<U_Nmax между соседними дискретными точками области изменения параметров объекта управления, в интервале [U_1min, U_1max) вычисляют 2^N-1 промежуточных значений управляющего сигнала , причем искомое значение управляющего сигнала находится в такой же пропорции к паре значений управляющего сигнала и , как и значение U_a1 к значениям U_1min и U_1max соответственно, где при четном значении целой части выражения и при нечетном, j изменяется от 2 до N, в интервале [U_jmin, U_jmax] вычисляют 2^N-j промежуточных значений управляющего сигнала , причем искомое значение управляющего сигнала находится в такой же пропорции к паре промежуточных значений управляющего сигнала и , как и значение U_aj к значениям U_jmin и U_jmax соответственно, на N-м шаге вычисляют окончательное значение управляющего сигнала F_y, причем искомое значение управляющего сигнала F_y находится в такой же пропорции к парам значений управляющего сигнала и , как и значение U_aN к значениям U_Nmin и U_Nmax соответственно, управляющий сигнал F_y передают на устройство управления объектом.

Технический результатв патентуемом многопараметрическом нечетком процессоре достигается тем, что он содержит N фаззификаторов, блок памяти, N рядов устройств вычисления управляющих сигналов, первый ряд сдержит 2^N-1 устройств вычисления управляющих сигналов, j-й ряд 2^N-j устройств вычисления управляющих сигналов, первый вход j-го фаззификатора подключен к j-му входу многопараметрического нечеткого регулятора и к третьему входу каждого из устройств вычисления управляющих сигналов j-го ряда, входы со 2 по K+1 j-го фаззификатора подключены соответственно к выходам с (j-1)⋅K+1 по j⋅K блока памяти, второй выход j-го фаззификатора подключен к первому входу каждого устройства вычисления управляющих сигналов j-го ряда и к j-му входу блока памяти, первый выход j-го фаззификатора подключен ко второму входу каждого устройства вычисления управляющих сигналов j-го ряда, выход N×K+1 блока памяти подключен к четвертому входу первого устройства вычисления управляющих сигналов первого ряда, выход N×K+2 блока памяти подключен к пятому входу первого устройства вычисления управляющих сигналов первого ряда, (N×K+2i-1)-й выход блока памяти подключен к четвертому входу i-го устройства вычисления управляющих сигналов первого ряда, (N×K+2i)-й выход блока памяти подключен к пятому входу i-го устройства вычисления управляющих сигналов первого ряда (j изменяется от 1 до N, i изменяется от 1 до 2^N-1), выход первого устройства вычисления управляющих сигналов первого ряда подключен к четвертому входу первого устройства вычисления управляющих сигналов второго ряда, выход второго устройства вычисления управляющих сигналов первого ряда подключен к пятому входу первого устройства вычисления управляющих сигналов второго ряда, выход (2i-1)-го устройства вычисления управляющих сигналов j-го ряда подключен к четвертому входу i-го устройства вычисления управляющих сигналов (j+1)-го ряда, выход 2j-го устройства вычисления управляющих сигналов j-го ряда подключен к пятому входу i-го устройства вычисления управляющих сигналов (j+1)-го ряда, выход устройства вычисления управляющих сигналов N-го ряда подключен к выходу многопараметрического нечеткого процессора.

В патентуемом способе значения управляющего сигнала полученные в результате экспериментальных или теоретических исследований поведения объекта управления в дискретных точках N-мерной области изменения значений множества параметров объекта управления {U₁, U₂, U₃, …,U_N}, где k_i - номер значения параметра U_i в дискретной модели N-мерной области. С объекта управления поступают мгновенные значения параметров U_a1, U_a2, …, U_aN. С помощью фаззификатора определяют интервалы U_1min≤U_a1<U_1max, U_2min≤U_a2<U_2max, …, U_Nmin≤U_aN≤U_Nmax принадлежности значений параметров объекта управления по отношению к соседним дискретным точкам N-мерной области. В интервале [U_1min, U_1max] с помощью 2^N-1 устройств вычисления управляющих сигналов первого ряда вычисляют 2^N-1 значений управляющего сигнала по формуле

,

где i - номер устройства вычисления управляющих сигналов в первом ряду, , - крайние значения параметров объекта управления, ограничивающие выбранную подобласть в дискретной модели N-мерной области,

,

В интервале [U_jmin, U_jmax] с помощью 2^N-j устройств вычисления управляющих сигналов j-го ряда вычисляют 2^N-j значений управляющего сигнала F по формуле

где i - номер устройства вычисления управляющих сигналов в j-м ряду (j изменяется от 2 до N). С помощью устройства вычисления управляющих сигналов в N-м ряду вычисляют окончательное значение управляющего сигнала F_y, который передают на устройство управления объектом.

Структурная схема многопараметрического процессора (в дальнейшем - процессор), предназначенного для систем регулирования и автоматического управления техническими и технологическими объектами, приведена на фиг.1. Устройство содержит N фаззификаторов 1, N рядов устройств вычисления управляющих сигналов (УВУС) 2, блок памяти 3. В первом ряду размещено 2^N-1 УВУС 2, в j-м ряду 2^N-j УВУС. Каждый ряд УВУС соединяется с соответствующим ему по номеру фаззификатором.

Рассмотрим работу процессора. Перед началом работы в режиме управления в блоке памяти 3 процессора хранятся значения управляющего сигнала, которые получают и записывают заранее по результатам экспериментальных или теоретических исследований N-мерной функции управления F. Каждая дискретная точка представлена в блоке памяти кортежем , где F - значение управляющего сигнала, а - значения параметров объекта управления. Кортежи определяют множество правил выбора значения сигнала управления в дискретных точках. Каждый параметр объекта управления U_j может принимать в дискретных точках одно из фиксированных значений где K - количество правил по каждому параметру. Между дискретными точками области управления располагаются области неопределенности, в которых сигнал управления принимает нечеткие значения. Задачей работы процессора является определение значений сигнала управления F в областях неопределенности.

В режиме управления на входы процессора поступают текущие аналоговые значения параметров объекта управления U_a1, U_a2, …, U_aN, которые передаются на первые входы 1₁ соответствующих номеру параметра фаззификаторы 1. Входы со 1₂-го по 1_K+1 j-го фаззификатора подключены соответственно к выходам с 4_(j-1)⋅K+1, …, 4_j⋅K блока памяти, из которых поступают аналоговые значения параметров объекта управления в дискретных точках области изменения j-го параметра объекта управления. С помощью фаззификаторов 1 определяют принадлежность каждого параметра объекта управления U_a1, U_a2, …, U_aN интервалам U_1min≤U_a1<U_1max, U_2min≤U_a2<U_2max, …, U_Nmin≤U_aN<U_Nmax между соседними дискретными точками области изменения параметров объекта управления. С выходов 1_o1 и 1_о2 фаззификаторов выбранные граничные значения подобласти принадлежности текущих параметров объекта управления (U_1min, U_1max), (U_2min, U_2max), …, (U_Nmin, U_Nmax) подаются на входы 2₁ и 2₂ УВУС, расположенных в соответствующих фаззификатору рядах. С выхода 1_о2 j-го фаззификатора значения U_jmin подаются на вход 5_j блока памяти 3, задавая начальный адрес выбранной подобласти принадлежности текущего значения параметра U_aj объекта управления. Используя начальный адрес U_1min, U_2min, …, U_Nmin из выбранной подобласти блок памяти 3 извлекает значения управляющего сигнала всех дискретных точек в углах N-мерного куба выбранной подобласти, ограниченной интервальными значениями параметров объекта управления (U_1min, U_1max), (U_2min, U_2max), …, (U_Nmin, U_Nmax).

Из блока памяти 3 с выходов 6₁, …, 6_S, где S=2^N, на УВУС первого ряда передаются значения управляющих сигналов: с выхода 6_2i-1 и с выхода 6_2i, где

,

i - номер УВУС в первом ряду, j - номер параметра U (изменяется от 2 до N). На четвертый вход 2₄ i-го УВУС первого ряда передается сигнал на пятый вход 2₅ i-го УВУС первого ряда передается сигнал На выходе i-го УВУС в первом ряду будет промежуточное значение управляющего сигнала , которое рассчитывается по формуле (1). При j>1 на четвертый вход 2₄ i-го УВУС j-го ряда передается сигнал на пятый вход 2₅ i-го УВУС j-го ряда передается сигнал На выходе i-го УВУС j-го ряда будет промежуточное значение управляющего сигнала , которое рассчитывается по формуле (2). В N-м ряду на выходе 7 УВУС 2 будет значение управляющего сигнала F_y, которое передается на выход процессора.

Фаззификаторы и УВУС реализуются на аналоговых схемах, содержащих компараторы, управляемые ключи, схемы аналоговых вычислений, ситуационные процессоры [Патент №2541850, МПК G06G7/25]. Блок памяти реализуется на цифроаналоговых схемах и микропроцессорах. Ограничения на количество параметров объекта управления определяется только применяемой элементной базой. Предлагаемый способ эффективен при монотонном характере функции управления в промежутках между соседними экспериментальными значениями в N-мерной области ее определения.

Использование данного изобретения позволит снизить время отклика существующих автоматических регуляторов, используемых для управления сложными техническими и технологическими объектами с быстро протекающими процессами, путем параллельной аппаратной обработки правил расчета функции управления.

Изобретение относится к области управления в реальном масштабе времени сложными объектами и быстротекущими процессами с многопараметрической зависимостью функции управления, которые не удается представить математической моделью в виде дифференциальных уравнений. Технический результат - повышение быстродействия управления при снижении аппаратной избыточности. Многопараметрический нечеткий процессор для систем автоматического управления характеризуется тем, что содержит N фаззификаторов, на которые подаются значения N параметров объекта управления, блок памяти, N рядов однотипных устройств вычисления управляющих сигналов, которые выполняют параллельное вычисление значений функции управления. 2 н.п. ф-лы, 1 ил.

1. Способ синтеза управляющего сигнала в области нечетких значений функции управления, в котором исходные значения управляющего сигнала в дискретных точках области изменения параметров U₁, U₂, U₃, …, U_N объекта управления заранее известны в результате экспериментальных или теоретических исследований N-мерной функции управления, в котором в процессе управления определяют текущие значения параметров объекта управления U_a1, U_a2, …, U_aN, с помощью N фаззификаторов определяют принадлежность параметров объекта управления U_a1, U_a2, …, U_aN интервалам U_1min≤U_a1<U_1max, U_2min≤U_a2<U_2max, …, U_Nmin≤U_aN<U_Nmax между соседними дискретными точками области изменения параметров объекта управления, в интервале [U_1min, U_1max] вычисляют 2^N-1 промежуточных значений управляющего сигнала , причем искомое значение управляющего сигнала находится в такой же пропорции к паре значений управляющего сигнала и , как и значение U_a1 к значениям U_1min и U_1max соответственно, где при четном значении целой части выражения и при нечетном, j изменяется от 2 до N, в интервале [U_jmin, U_jmax] вычисляют 2^N-j промежуточных значений управляющего сигнала , причем искомое значение управляющего сигнала находится в такой же пропорции к паре промежуточных значений управляющего сигнала и , как и значение U_a1 к значениям U_jmin и U_jmax соответственно, на N-м шаге вычисляют окончательное значение управляющего сигнала F_у, причем искомое значение управляющего сигнала F_у находится в такой же пропорции к парам значений управляющего сигнала и , как и значение U_aN к значениям U_Nmin и U_Nmax соответственно, управляющий сигнал F_у передают на устройство управления объектом.

2. Многопараметрический нечеткий процессор, содержащий N фаззификаторов, блок памяти, N рядов устройств вычисления управляющих сигналов, первый ряд содержит 2^N-1 устройств вычисления управляющих сигналов, j-й ряд 2^N-j устройств вычисления управляющих сигналов, первый вход j-го фаззификатора подключен к j-му входу многопараметрического нечеткого регулятора и к третьему входу каждого из устройств вычисления управляющих сигналов j-го ряда, входы со 2 по K+1 j-го фаззификатора подключены соответственно к выходам с (j-1)⋅K+1 по j⋅K блока памяти, второй выход j-го фаззификатора подключен к первому входу каждого устройства вычисления управляющих сигналов j-го ряда и к j-му входу блока памяти, первый выход j-го фаззификатора подключен ко второму входу каждого устройства вычисления управляющих сигналов j-го ряда, выход N×K+1 блока памяти подключен к четвертому входу первого устройства вычисления управляющих сигналов первого ряда, выход N×K+2 блока памяти подключен к пятому входу первого устройства вычисления управляющих сигналов первого ряда, (N×K+2i-1)-й выход блока памяти подключен к четвертому входу i-го устройства вычисления управляющих сигналов первого ряда, (N×K+2i)-й выход блока памяти подключен к пятому входу i-го устройства вычисления управляющих сигналов первого ряда (j изменяется от 1 до N, i изменяется от 1 до 2^N-1), выход первого устройства вычисления управляющих сигналов первого ряда подключен к четвертому входу первого устройства вычисления управляющих сигналов второго ряда, выход второго устройства вычисления управляющих сигналов первого ряда подключен к пятому входу первого устройства вычисления управляющих сигналов второго ряда, выход (2i-1)-го устройства вычисления управляющих сигналов j-го ряда подключен к четвертому входу i-го устройства вычисления управляющих сигналов (j+1)-го ряда, выход 2j-го устройства вычисления управляющих сигналов j-го ряда подключен к пятому входу i-го устройства вычисления управляющих сигналов (j+1)-го ряда, выход устройства вычисления управляющих сигналов N-го ряда подключен к выходу многопараметрического нечеткого процессора.