ЦИФРОВОЙ ИНТЕГРАТОР Российский патент 2020 года по МПК G06F7/00 

Изобретение относится к областям радиотехники, измерительной и вычислительной техники и может быть использовано в устройствах интегрирования в системах цифровой обработки сигналов, системах управления и специализированных вычислительных устройствах.

Известны цифровые интеграторы [1-3] на базе накапливающих сумматоров со сбросом, в которых отсутствует возможность непрерывного (текущего) интегрирования по выборке заданного объема, что снижает их быстродействие.

Известны цифровые интеграторы на базе цифровых усредняющих фильтров, например, с окном Дирихле [4] или с конечной импульсной характеристикой [5]. Их недостатком является сложность аппаратной реализации при большой выборке отсчетов сигнала.

Наиболее близким по технической сущности к предлагаемому устройству является цифровой интегратор, содержащий аналого-цифровой преобразователь (АЦП), генератор тактовых импульсов, сумматоры, многоразрядные регистры сдвига и регистр результата [6]. Его недостатком является сравнительно низкая точность, обусловленная использованием для численного интегрирования метода прямоугольников.

Задачей предлагаемого технического решения является повышение точности цифрового интегрирования сигнала по выборке отсчетов заданного объема. Для повышения точности интегрирования целесообразно использовать метод парабол (Симпсона) [7].

Поставленная задача решается тем, что цифровой интегратор, содержащий аналого-цифровой преобразователь (АЦП), генератор тактовых импульсов (ГТИ) и регистр результата (РР), дополнительно содержит многоразрядный регистр сдвига на пять отсчетов (МР5), вход которого соединен с выходом АЦП, первый сумматор, входы которого подключены ко второму и четвертому выходам МР5 и второй сумматор, входы которого подключены к третьему и пятому выходам МР5, первый и второй идентичные каналы накопления отсчетов (КНО), каждый из которых содержит m каскадно соединённых блоков накопления отсчетов (БНО). При этом k-й блок накопления отсчетов (БНО-k) состоит из многоразрядного регистра сдвига МР-k на $$\left(2^k+1\right)$$ ячеек памяти и сумматора (СУМ-k), первый и второй выходы МР-k соединены с первым и вторым входами СУМ-k, вход МР-k является входом БНО-k, а выход СУМ-k – выходом БНО-k, вход БНО-1 является входом КНО, а выход БНО-m – выходом КНО, вход первого КНО соединен с выходом первого сумматора, а вход второго КНО – с выходом второго сумматора, умножитель на 4 (У4), подключенный к выходу первого КНО и умножитель на 2 (У2), подключенный к выходу второго КНО, третий сумматор, первый и второй входы которого соединены с выходами умножителей У4 и У2, четвертый сумматор, первый вход которого подключен к выходу третьего сумматора, а второй вход – к первому выходу МР5, многоразрядный регистр сдвига кодов на $$N=\left(2^{m+2}+1\right)$$ ячеек МРN, вход которого соединен с первым выходом МР5, вычитатель, первый вход которого подключен к выходу четвертого сумматора, а второй вход – к выходу МРN, выход вычитателя соединен с входом регистра результата РР, выход которого является выходом интегратора. Входом интегратора является вход АЦП.

Предлагаемое техническое решение поясняется чертежами.

На фиг. 1 представлена структурная схема предлагаемого устройства.

1- Интегрируемый сигнал;

2- аналого-цифровой преобразователь АЦП;

3- генератор тактовых импульсов (ГТИ);

4- многоразрядный регистр сдвига на пять отсчетов (МР5);

5- первый сумматор;

6- второй сумматор;

7- канал накопления отсчетов КНО;

8- канал, идентичный каналу 7;

9- блоки накопления отсчетов канала 7 БНО-1 … БНО-m;

10- сумматор (СУМ-k);

11- МР-k, многоразрядный регистр сдвига на $$\left(2^k+1\right)$$ ячеек памяти;

12- блоки накопления канала 8;

13- сумматор канала 8;

14- многоразрядный регистр сдвига канала 8;

15- умножитель на 4;

16- умножитель на 2;

17- третий сумматор;

18- четвертый сумматор;

19- МР-N, многоразрядный регистр сдвига на $$N=\left(2^{m+2}+1\right)$$ ячеек;

20- вычитатель;

21- регистр результата РР;

22- выход интегратора.

На фиг. 2 представлены временные диаграммы работы интегратора при гармоническом входном сигнале.

На фиг. 3-4 – представлены оценки относительной погрешности интегрирования.

Интегрируемый сигнал 1 поступает на вход АЦП 2, который по тактовым импульсам ГТИ 3, выход которого соединен с тактовым входом АЦП 2, формирует отсчеты, которые записываются в МР5 4, при этом ранее записанные данные сдвигаются вправо. Второй $$s_2$$ и четвертый $$s_4$$ выходы МР5 4 соединены с первым и вторым входами первого сумматора 5, выход которого соединен с входом первого КНО 7. Третий $$s_3$$ и пятый $$s_5$$ выходы МР5 4 соединены с первым и вторым входами второго сумматора 6, выход которого соединен с входом второго КНО 8. Первый КНО 7 (и второй КНО 8) содержит m каскадно соединённых БНО 9-1, 9-2, … 9-m (соответственно 12-1, 12-2, … 12-m), при этом k-й блок БНО-k 9-k (12-k) состоит из МР-k 11-k (14-k) и СУМ-k 10-k (13-k), первый и второй выходы МР-k 11-k (14-k) соединены с первым и вторым входами СУМ-k 10-k (13-k), вход МР-k 11-k (14-k) является входом БНО-k 9-k (12-k), а выход СУМ-k 10-k (13-k) – выходом БНО-k 9-k (12-k), вход БНО-1 9-1 (12-1) является входом КНО 7 (КНО 8), а выход БНО-m 9-m (12-m) – выходом КНО 7 (КНО 8). Выход первого КНО 7 подключен к входу У4 15, который смещает в сторону старших разрядов выходной код КНО 7 на два двоичных разряда. Выход второго КНО 8 подключен к входу У2 16, который смещает в сторону старших разрядов выходной код КНО 7 на один двоичный разряд. Выходы У4 15 и У2 16 подключены к входам третьего сумматора 17, выход которого соединен с первым входом четвертого сумматора 18, а второй вход четвертого сумматора 18 соединен с первым выходом $$s_1$$ МР5 4. Выход четвертого сумматора 18 подключен к первому входу вычитателя 20, а его второй вход соединен с выходом МРN 19, вход МРN 19 подключен к первому выходу $$s_1$$ МР5 (поз.4). Выход вычитателя 20 соединен с входом РР 21, выход которого является выходом интегратора (поз.22). На управляющие входы МР5 (поз.4), регистров МР-k 11-k поз.7 (14-k см. поз.8) и РР 21 подаются импульсы от ГТИ 3.

Устройство работает следующим образом.

Входной сигнал $$x\left(t\right)$$ 1, поступает на вход АЦП 2, который в моменты времени $$t_i$$, определяемые ГТИ 3 (i – порядковый номер), с интервалом времени τ формирует отсчеты $$x_i$$ входного сигнала. В текущий момент $$t_i$$, $$i>N$$, обрабатывается (интегрируется) выборка отсчетов объемом

, (1)

где m – целое число. Выбор N согласно выражению (1) обусловлен необходимостью организации быстрой вычислительной процедуры в КНО 7 и КНО 8. Интервал интегрирования равен $$T_1=\left(N-1\right)\tau$$, по нему с помощью формулы парабол [7] численно определяется значение интеграла на интервале времени от $$t_i-\left(N-1\right)\tau$$ до $$t_i$$:

(2)

с абсолютной погрешностью R [7], равной

,

где $$A=\underset{t\in \left[t_i-T_1,t_i\right]}{\max }\left|{\text{d}}^{4}x\left(t\right)/\text{d}{t}^4\right|$$.

При заданном интервале интегрирования $$T_1$$ погрешность R для метода парабол уменьшается с ростом N значительно быстрее, чем для метода прямоугольников [7], что и обеспечивает достижение технического результата – повышение точности цифрового интегрирования.

Для снижения погрешности необходимо использовать выборки отсчетов большого объема $$N>100$$, но при этом прямое вычисление суммы (2) потребует значительных затрат времени или аппаратных ресурсов. Тогда актуальным является использование быстрых вычислительных алгоритмов усреднения, требующих выполнения минимального числа операций сложения, что позволяет упростить практическую реализацию интегратора.

Отсчеты $$x_i$$ входного сигнала (где $$i\ge N$$ – номер последнего принятого отсчета) с выхода АЦП 2 запоминаются в многоразрядном регистре сдвига МР5 4, на пяти выходах которого формируются величины $$s_1=x_i$$, $$s_2=x_{i-1}$$, $$s_3=x_{i-2}$$, $$s_4=x_{i-3}$$ и $$s_5=x_{i-4}$$. На выходе первого сумматора 5 получим величину $$s_2+s_4=x_{i-1}+x_{i-3}$$, которая передается в первый КНО 7, а на выходе второго сумматора 6 соответственно – $$s_3+s_5=x_{i-2}+x_{i-4}$$, поступающую во второй КНО 8. В первом КНО 7 вычисляется сумма

, (3)

а во втором КНО 8 – соответственно

. (4)

На вход первого БНО-1 первого КНО 7 с выхода сумматора 5 поступает величина $$x_{i-1}+x_{i-3}$$, которая записывается в МР 11-1 на три ячейки памяти, при этом сдвигаются ранее введенные данные. На входы сумматора 10-1 с выходов МР 11-1 поступают значения $$x_{i-1}+x_{i-3}$$ и $$x_{i-5}+x_{i-7}$$, а на его выходе получим сумму четырех отсчетов $$x_{i-1}+x_{i-3}+x_{i-5}+x_{i-7}$$. Аналогично на выходе сумматора 10-2 получим сумму восьми отсчетов, а на выходе последнего сумматора 10-m БНО 9-m первого КНО 7 – сумму (3). Таким же образом в КНО 8 вычисляется сумма (4). В каждом КНО необходимо использовать m БНО:

, . (5)

При этом для вычисления сумм (3) и (4) при условии (1) требуются минимальные вычислительные затраты. Например, при $$N=33$$ из (5) получим $$m=3$$, то есть в каждом КНО необходимо использовать по три БНО, а при $$N=1025$$ получим $$m=8$$.

На выходе третьего сумматора 17 формируется величина

$$4{\displaystyle \sum _{j=1}^{2^{m+1}}{x}_{i-2j+1}}+2{\displaystyle \sum _{j=1}^{2^{m+1}}{x}_{i-2j}}$$ ,

к которой в четвертом сумматоре 18 добавляется значение $$x_i$$, а на выходе вычитателя 20 получим значение интеграла

. (6)

Эта величина записывается в регистр 21, и на его выходе появляется результат интегрирования 22.

Для вычисления полной суммы (6) требуется $$2m$$ БНО и столько же регистров сдвига. Например, при $$N=1025$$ получим $$m=9$$. Общий объем ячеек памяти многоразрядных регистров сдвига равен $$N+2m$$. Многоразрядные регистры сдвига можно реализовать с помощью оперативного запоминающего устройства.

Технически устройство наиболее целесообразно реализовать на базе программируемых логических интегральных схем (ПЛИС). Современные недорогие ПЛИС позволяют реализовать предлагаемое устройство при $$N>>1000$$ с рабочими частотами до 50-200 МГц.

Интервал интегрирования, равный $$T_1=\left(N-1\right)\tau$$, определяется объемом выборки отсчетов N и интервалом временной дискретизации τ. Частота квантования $$f_{кв}=1/\tau$$ определяется свойствами сигнала и его спектра, а также требуемой точностью интегрирования.

В случае гармонического входного сигнала $$s\left(t\right)=\cos \left(2\pi ft\right)$$ точное значение интеграла от $$t-T_1$$ до t равно

(7)

В результате имитационного моделирования работы интегратора согласно (2) формируется величина

.

Нормированная зависимость $$H_i/H_{\max }$$ от $$i/N$$ (где i – номер текущего отсчета) при $$\left(N-1\right)\tau f=\mathrm{1,5}$$ (интервале интегрирования, равном 1,5 периода гармонического сигнала) показана на фиг. 2а сплошной линией. Здесь же пунктиром изображена теоретическая зависимость, построенная по формуле (7). При $$i<\left(N-1\right)$$ наблюдается переходной процесс заполнения многоразрядных регистров сдвига, после чего начинается интегрирование входного сигнала.

На фиг. 2б показана зависимость $$H_i/H_{\max }$$ от $$i/N$$ при $$\left(N-1\right)\tau f=2$$. В этом случае теоретическое значение интеграла (7) равно нулю, а колебания результата обработки обусловлены погрешностью численного интегрирования.

Для оценки относительной погрешности введем величину

при , (8)

где $$H_{i\text{ч}}$$ – результат численного интегрирования в стационарном режиме, $$\max \left(H_{i\text{ч}}\right)$$ – его наибольшее значение, $$F\left[\left(i+1/2\right)\tau \right]$$ – точное значение интеграла.

На фиг. 3 приведены оценки погрешности интегратора (8), полученные с помощью имитационного моделирования. Нижние кривые 1 соответствуют предлагаемому устройству (методу парабол), а верхние кривые 2 – прототипу (методу прямоугольников). Величина $$T_{1}f$$ является нормированной длительностью интервала интегрирования (отношением $$T_1$$ к периоду $$1/f$$ интегрируемого гармонического сигнала). Как видно, предлагаемое устройство обеспечивает снижение погрешности интегрирования в рассматриваемом примере практически на порядок.

Всплески оценок (8) при целочисленных значениях $$T_{1}f$$ (когда интервал интегрирования кратен периоду гармонического сигнала) обусловлены тем, что точное значение интеграла $$F\left(i\tau \right)$$ (7) равно нулю. Соответствующая диаграмма показана на фиг. 2б.

При ограниченной разрядности АЦП погрешность интегрирования увеличивается. На фиг. 4 приведены полученные в результате моделирования зависимости относительной погрешности d (4) от числа k разрядов АЦП для гармонического сигнала при $$N=257$$ и условии, что сигнал занимает всю разрядную сетку АЦП. Кривая 1 соответствуют предлагаемому устройству, а 2 – прототипу. Как видно из графиков, современные АЦП с разрядностью $$k>6÷8$$ обеспечивают достаточно точное интегрирование сигнала.

Величина погрешности зависит от формы сигнала и его параметров, однако предлагаемое устройство и в этих случаях обеспечивает существенное повышение точности интегрирования.

С уменьшением амплитуды сигнала относительно раствора АЦП погрешность повышается, то есть целесообразно проводить масштабирование преобразования сигнала в последовательность отсчетов. Увеличение числа разрядов АЦП позволяет расширить динамический диапазон интегратора.

Частота квантования АЦП от ГТИ должна выбираться не менее чем в 30-50 раз выше граничной частоты спектра входного сигнала.

Библиография.

1. Новиков Ю.В. Введение в цифровую схемотехнику. – М.: Интуит, 2016. – 393 с.

2. Дрозд А.В., Полин Е.Л., Нестеренко С.А., Николенко А.А., Ногина Е.Н. Устройство цифрового интегрирования // Авторское свидетельство SU 1532922А1, МПК G06F7/64 от 30.12.89 (Бюлл. № 48).

3. Полян Л.Е., Угер В.Г. Цифровой интегратор // Патент № 2029357, МПК G06F7/64 от 20.02.1995; заявка № 5043408/24 от 26.05.1992.

4. Гутников В.С. Фильтрация измерительных сигналов. – Л.: Энергоатомиздат, 1990. – 122 с.

5. Солонина А.И., Улахович Д.А., Арбузов С.М., Соловьева Е.Б. Основы цифровой обработки сигналов. – СПб.: БХВ Петербург, 2005. – 768 с.

6. Чернояров О.В., Сальникова А.В., Литвиненко В.П., Литвиненко Ю.В., Матвеев Б.В., Пчелинцев Е.А. Цифровой интегратор // Патент № 2670389, МПК G06F7/00 от 22.10.2018; заявка № 2018110562 от 26.03.2018.

7. Гусак А.А., Гусак Г.М., Бричикова Е.А. Справочник по высшей математике. – Мн.: ТетраСистеис, 1999. – 640 с.

Изобретение относится к областям радиотехники. Технический результат направлен на повышение точности цифрового интегрирования сигнала по выборке отсчетов заданного объема. Цифровой интегратор, содержащий аналого-цифровой преобразователь (АЦП), вход которого является входом интегратора, генератор тактовых импульсов (ГТИ) и регистр результата (РР), при этом цифровой интегратор дополнительно содержит многоразрядный регистр сдвига на пять отсчетов (МР5), вход которого соединен с выходом АЦП, первый сумматор, входы которого подключены ко второму и четвертому выходам МР5, и второй сумматор, входы которого подключены к третьему и пятому выходам МР5, первый и второй идентичные каналы накопления отсчетов (КНО), каждый из которых содержит m каскадно соединённых блоков накопления отсчетов (БНО), при этом каждый k-й блок накопления отсчетов (БНО-k) состоит из многоразрядного регистра сдвига (МР-k) на $$\left(2^k+1\right)$$ ячеек памяти и сумматора (СУМ-k). 4 ил.

Цифровой интегратор, содержащий аналого-цифровой преобразователь (АЦП), вход которого является входом интегратора, генератор тактовых импульсов (ГТИ) и регистр результата (РР), отличающийся тем, что он дополнительно содержит многоразрядный регистр сдвига на пять отсчетов (МР5), вход которого соединен с выходом АЦП, первый сумматор, входы которого подключены ко второму и четвертому выходам МР5, и второй сумматор, входы которого подключены к третьему и пятому выходам МР5, первый и второй идентичные каналы накопления отсчетов (КНО), каждый из которых содержит m каскадно соединённых блоков накопления отсчетов (БНО), при этом каждый k-й блок накопления отсчетов (БНО-k) состоит из многоразрядного регистра сдвига (МР-k) на $$\left(2^k+1\right)$$ ячеек памяти и сумматора (СУМ-k), причем первый и второй выходы упомянутого МР-k соединены с первым и вторым входами упомянутого сумматора СУМ-k, вход МР-k является входом БНО-k, а выход СУМ-k является выходом БНО-k, вход БНО-1 является входом канала накопления отсчетов КНО, а выход БНО-m является выходом канала накопления отсчетов КНО, вход первого канала накопления отсчетов КНО соединен с выходом первого сумматора, а вход второго канала накопления отсчетов КНО соединен с выходом второго сумматора; кроме того, интегратор содержит умножитель на 4 (У4), подключенный к выходу первого КНО, и умножитель на 2 (У2), подключенный к выходу второго КНО, третий сумматор, первый и второй входы которого соединены с выходами У4 и У2, четвертый сумматор, первый вход которого подключен к выходу третьего сумматора, а второй вход – к первому выходу МР5, регистр сдвига многоразрядных кодов (МРN) на $$N=\left(2^{m+2}+1\right)$$ ячеек, вход которого соединен с первым выходом МР5, и вычитатель, первый вход которого подключен к выходу четвертого сумматора, второй вход вычитателя подключен к выходу МРN, выход вычитателя соединен с входом регистра результата РР, а выход регистра результата РР является выходом интегратора.