Многоканальный накапливающий сумматор по произвольным модулям Российский патент 2025 года по МПК G06F7/50 

Изобретение относится к электронике и вычислительной технике и может быть использовано в устройствах цифровой обработки сигналов для реализации цифровых фильтров, в системах цифровой связи для кодирования и декодирования данных и построения многоканальных синтезаторов частот, а также для ускорения вычислений в высокопроизводительных цифровых вычислительных системах.

Уровень техники

Из существующего уровня техники известно техническое решение однородной вычислительной структуры для выполнения операций по заданному модулю, которая содержит полные сумматоры, элементы И, элементов ИЛИ, информационные и управляющие входы, информационные выходы [1], предназначенное для выполнения арифметических операций по заданному модулю. Технической проблемой, которая не может быть решена при использовании данного технического решения, является низкая производительность арифметических операций по произвольным модулям, так как основной арифметической операции при работе устройства предшествует дополнительный режим коммутации, который определяет структуру устройства в зависимости от выбранного модуля.

Из существующего уровня техники также известно устройство для конвейерных арифметических вычислений по заданному модулю, содержащее однородную вычислительную среду, три таблицы подстановок, информационные входы и информационные выходы, тактовый вход, позволяющее выполнять суммирование чисел по произвольным простым модулям [2]. Технической проблемой, которая не может быть решена при использовании данного технического решения при конвейерной обработке информации, является ограниченность функциональных возможностей устройства, так как устройство позволяет выполнять операции суммирования чисел только по модулям простых чисел. Кроме того, использование таблиц подстановки требует при каждой смене модуля изменять содержимое таблиц подстановки, что не позволяет оперативно менять модуль при организации конвейерных вычислений.

Наиболее близким к заявленному техническому решению по технической сущности и достигаемому техническому результату является устройство для конвейерного суммирования чисел по произвольному модулю, выбранное в качестве прототипа, содержащее группу полных одноразрядных сумматоров, первую однородную вычислительную среду разрядности n, где n – разрядность обрабатываемых чисел, вторую однородную вычислительную среду разрядности (n+1), мультиплексор разрядности n, три информационных входа, тактовый вход и информационные выходы с соответствующими связями, позволяющее выполнять суммирование чисел по модулю в конвейерном режиме [3]. Технической проблемой, которая не может быть решена при использовании данного технического решения, является ограниченность функциональных возможностей устройства, так как устройство не позволяет осуществлять накапливающее суммирование чисел по модулю в многоканальном режиме. Одноканальная архитектура не позволяет эффективно распределять вычислительные задачи между несколькими потоками, что ведет к снижению скорости обработки данных и уменьшению пропускной способности системы.

Техническим результатом, обеспечиваемым приведенной совокупностью признаков, является расширение функциональных возможностей устройства за счет реализации операции накапливающего суммирования в многоканальном режиме.

Раскрытие сущности изобретения

Указанный технический результат при осуществлении изобретения достигается тем, что в многоканальный накапливающий сумматор по произвольным модулям, содержащий первую однородную вычислительную среду разрядности n, вторую однородную вычислительную среду разрядности (n+1), где n – разрядность обрабатываемых чисел, группу полных одноразрядных сумматоров и двухвходовый мультиплексор, тактовый вход, который соединен со входом синхронизации первой и второй однородных вычислительных сред, первые информационные выходы группы полных одноразрядных сумматоров соединены с младшими n разрядами первых информационных входов второй однородной вычислительной среды, а вторые информационные выходы соединены со вторыми информационными входами второй однородной вычислительной среды со сдвигом на один разряд в сторону старшего, на (n+1)-й разряд первых информационных входов и на первый разряд вторых информационных входов второй вычислительной среды подается сигнал логической единицы, младшие n разрядов информационных выходов второй однородной вычислительной среды соединены со вторыми информационными входами двухвходового мультиплексора, а выход разряда переноса соединен с управляющим входом двухвходового мультиплексора, первые информационные входы которого соединены с информационными выходами первой однородной вычислительной среды, введены k входных информационных каналов устройства и k выходных информационных каналов устройства, причем входные информационные каналы являются 2n-разрядными, а выходные информационные каналы являются n-разрядными, k-канальный мультиплексор, причем каждый канал является 2n-разрядным, счётчик и k-канальный демультиплексор, причём каждый выход является n-разрядным, тактовый вход устройства соединён с входом счётчика, информационные выходы которого соединены с управляющими входами k-канального демультиплексора и k-канального мультиплексора, младшие n разрядов каждого входного информационного канала устройства соединены с младшими разрядами соответствующих входных информационных каналов k-канального мультиплексора, а старшие n разрядов соединены со старшими разрядами соответствующих входных информационных каналов k-канального мультиплексора, старшие n разрядов информационных выходов которого соединены с первыми информационными входами первой однородной вычислительной среды и с первыми информационными входами группы полных одноразрядных сумматоров, вторые информационные входы которой соединены с младшими n разрядами информационных выходов k-канального мультиплексора, информационные выходы двухвходового мультиплексора соединены со вторыми информационными входами первой однородной вычислительной среды, с третьими информационными входами группы полных одноразрядных сумматоров и с информационными входами k-канального демультиплексора, выходные информационные каналы которого соединены с соответствующими выходными информационными каналами устройства.

Сущность изобретения заключается в реализации следующего способа многоканального накапливающего суммирования чисел A_{k i} по модулям P_k, где (i=1, 2, 3, …) – такты работы устройства, k – номер канала суммирования.

На каждый входной информационный канал многоканального накапливающего сумматора по произвольным модулям поступают пары целых неотрицательных чисел A_k,i (0 ≤ A_k,i < P_k), и P_k, где A_k,i – суммируемые числа, P_k – модуль, по которому совершается накапливающее суммирование. Числа A_k,i потактово суммируются по k-му модулю в одноименных каналах с числами, записанными в его памяти на предыдущих тактах, образуя в k независимых выходных каналах последовательности чисел S_k,i, причем 0 ≤ S_k,i < P_k. При этом

S_{k , i} ≡(∑ A_k,(i−k+1)) mod P_k, i=1, 2, 3,… , (1)

где A_k,(i−k+1)=0 при (i−k+1) ≤ 0.

Многоканальное накапливающее суммирование может быть реализовано рекуррентным способом, тогда выражение (1) может быть записано в следующем виде:

S_{k , i} ≡(S_k,(i−k)+A_k,(i−k+1)) mod P_k, i=1, 2, 3,… , (2)

при этом считаем, что S_k,(i−k)=0 при (i−k) ≤ (k−1), а S_k,i=0 при i ≤ (k−1).

В качестве канального сумматора в накапливающем режиме суммирования может выступать однородная вычислительная среда.

Выполняя с помощью одной однородной вычислительной среды операцию суммирования (S_k,(i−k)+A_k,(i−k+1)), а с помощью второй однородной вычислительной среды операцию (S_k,(i−k)+A_k,(i−k+1))−P_k, можно по результатам вычисления второй однородной вычислительной среды выбирать корректное значение в выражении (2) для суммы S_k,i. Подключение входных и выходных информационных каналов к канальному сумматору осуществляется с помощью многоканальных мультиплексора и демультиплексора, управляемых счётчиком по модулю k.

Краткое описание чертежей

На фиг. 1 представлена схема многоканального накапливающего сумматора по произвольным модулям. Многоканальный накапливающий сумматор по произвольным модулям содержит k-канальный мультиплексор 1, причем каждый его канал является 2n-разрядным, где k – количество каналов устройства, а n – разрядность обрабатываемых чисел, счётчик 2, группу полных одноразрядных сумматоров 3, первую однородную вычислительную среду 4.1 разрядности n, вторую однородную вычислительную среду 4.2 разрядности (n+1), двухвходовый мультиплексор 5 и k-канальный демультиплексор 6, причём каждый его канал является n-разрядным, k входных информационных каналов устройства 7, тактовый вход устройства 8 и k выходных информационных каналов устройства 9, причем входные информационные каналы устройства 7 являются 2n-разрядными, а выходные информационные каналы устройства 9 являются n-разрядными. Тактовый вход устройства 8 соединен со входами синхронизации первой и второй однородных вычислительных сред 4.1, 4.2 и с тактовым входом счётчика 2. Младшие n разрядов каждого входного информационного канала устройства 7 соединены с младшими разрядами соответствующих входных информационных каналов k-канального мультиплексора 1, а старшие n разрядов соединены со старшими разрядами соответствующих входных информационных каналов k-канального мультиплексора 1, старшие n разрядов информационных выходов которого соединены с первыми информационными входами первой однородной вычислительной среды 4.1 и с первыми информационными входами группы полных одноразрядных сумматоров 3, вторые информационные входы которой соединены с младшими n разрядами информационных выходов k-канального мультиплексора 1. Первые информационные выходы группы полных одноразрядных сумматоров 3 соединены с младшими n разрядами первых информационных входов второй однородной вычислительной среды 4.2, а вторые информационные выходы соединены со вторыми информационными входами второй однородной вычислительной среды 4.2 со сдвигом на один разряд в сторону старшего, на (n+1)-й разряд первых информационных входов и на первый разряд вторых информационных входов второй вычислительной среды 4.2 подается сигнал логической единицы, младшие n разрядов информационных выходов второй однородной вычислительной среды 4.2 соединены со вторыми информационными входами двухвходового мультиплексора 5, а выход разряда переноса соединен с управляющим входом двухвходового мультиплексора 5, первые информационные входы которого соединены с информационными выходами первой однородной вычислительной среды 4.1. Информационные выходы двухвходового мультиплексора 5 соединены со вторыми информационными входами первой однородной вычислительной среды 4.1, с третьими информационными входами группы полных одноразрядных сумматоров 3 и с информационными входами k-канального демультиплексора 6, выходные информационные каналы которого соединены с соответствующими выходными информационными каналами устройства 9. На старшие n разрядов каждого входного информационного канала подаются входные потоки чисел соответствующего канала A_k,i, где – номер такта, i=1, 2, 3, …, а на младшие n разрядов подаются инверсные коды соответствующих модулей . С информационных выходных каналов устройства 9 снимаются коды суммы S_k,i чисел A_k,i по модулю P_k.

Осуществление изобретения

Многоканальный накапливающий сумматор по произвольным модулям работает следующим образом (см. Фиг. 1).

В исходном состоянии счетчик 2 и все ячейки первой 4.1 и второй 4.2 однородной вычислительной среды обнулены.

На тактовый вход устройства 8 поступают тактовые импульсы i=1, 2, 3, …, . На каждый входной информационный канал с каждым тактовым импульсом подаются коды чисел A_k,i и инверсные коды модулей P_k, для которых необходимо вычислить сумму S_k,i по k каналу. Причем коды модулей P_k подаются на младшие n разрядов канала, а коды чисел A_k,i подаются на старшие n разрядов канала. С каждым тактовым импульсом с информационных выходов k-канального мультиплексора 1 снимается пара чисел A_k,i и P_k. Сумма S_k,i по модулю P_k чисел A_k,i снимается с соответствующих выходных информационных каналов.

Длина конвейера k определяет его латентный период работы и зависит от структуры однородных вычислительных сред 4.1 и 4.2.

На управляющий вход k-канального мультиплексора 1 с информационных выходов счётчика 2 на каждом такте в порядке возрастания поступает номер выбираемого канала. Так на первом такте под воздействием управляющего сигнала на старшие n разрядов информационных выходов мультиплексора 1 скоммутируется код числа A_1,1, а на младшие n разрядов скоммутируется инверсный код модуля P₁. Далее код числа A_1,1 поступит на первые информационные входы первой однородной вычислительной среды 4.1, а на вторые информационные входы с информационных выходов двухвходового мультиплексора 5 поступит значение S_1,0=0. В первый столбец однородной вычислительной среды 4.1 запишется вектор значений, зависящий от структуры построения однородной вычислительной среды 4.1 и значений чисел A_1,1 и S_1,0, который можно определить, как первую частичную сумму A_1,1 и S_1,0. Полная сумма этих чисел появится на информационных выходах однородной вычислительной среды 4.1 через k тактов работы устройства. Одновременно число A_1,1 поступает на первые информационные входы группы полных одноразрядных сумматоров 3, на вторые информационные входы которых с младших n разрядов информационных выходов k-канального мультиплексора 1 подаётся инверсный код значения модуля P₁, а на третьи информационные входы с выхода двухвходового мультиплексора 5 подаётся нулевое значение S_1,0. На первых и вторых информационных выходах группы полных одноразрядных сумматоров 1 будут формироваться числа X_i и Y_i соответственно. При этом в соответствии с правилами сложения разряды чисел X_i и Y_i будут вычислены как:

x_{j , i} =a_j,i⊕b_j,i⊕p_j,i, (3)

y_{j , i} =a_j,ib_j,i∨b_j,ip_j,i∨a_j,ip_j,i, (4)

где j=0, 1, 2, 3 – номер разряда в двоичном представлении чисел;

i=1, 2, 3, …, – номер такта работы устройства;

x_{j , i} – j-й разряд i-го числа X_i,

y_{j , i} – j-й разряд i-го числа Y_i;

a_{j , i} – j-й разряд i-го числа A_k,i;

b_{j , i} – j-й разряд i-го числа S_k,i;

p_{j , i} – j-й разряд числа P_k на i-м такте;

символ ⊕ означает суммирование по модулю два;

символ ∨ означает логическую дизъюнкцию.

Тогда вычисление значения ((S_k,(i−k)+A_k,(i−k+1))−P_k), состоящего из трех операндов может быть сведено к вычислению значения (2ⁿ⁺¹+X_j+2Y_j+1), состоящего из двух операндов и двух констант, с увеличением на одну единицу разрядности вычислителя.

Числа X₁ и Y₁ поступают на первые и вторые информационные входы второй однородной вычислительной среды 4.2. В первый столбец второй однородной вычислительной среды 4.2 по окончании первого тактового импульса запишется вектор значений, зависящий от структуры построения однородной вычислительной среды 4.2 и значений чисел X₁ и Y₁. Полное значение выражения ((A_1,1+S_1,0)–P₁) появится на информационных выходах однородной вычислительной среды 4.2 через k тактов работы устройства.

В общем случае, если (S_k,(i−k)+A_k,(i−k+1)) ≥ P_k, то на выходе переноса второй однородной вычислительной среды 4.2 образуется сигнал переноса, который поступит на управляющий вход мультиплексора 5 и скоммутирует вторые информационные входы на информационные выходы и на информационных выходах двухвходового мультиплексора 5 появится разность (S_k,(i−k)+A_k,(i−k+1))–P_k, а иначе на его информационных выходах появится сумма (S_k,(i−k)+A_k,(i−k+1)). Результат S_k,i поступит на информационные входы k-канального демультиплексора 6, на вторые информационные входы первой вычислительной среды 4.1 и на третьи информационные входы группы полных одноразрядных сумматоров 3. На управляющий вход k-канального демультиплексора 6 поступает сигнал с выхода счетчика 2, под воздействием которого осуществляется коммутация его информационных входов на соответствующий выходной информационный канал, с выхода которого значение соответствующей суммы поступает на выходной информационный канал устройства 9. Таким образом, на выходных информационных каналах 9 устройства в соответствии с выражением (2) на каждом такте работы устройства будут появляться значения соответствующей накапливающей суммы S_k,i. На следующих тактах работа устройства продолжится аналогичным образом.

Изобретение позволяет расширить функциональные возможности прототипа за счет реализации операции накапливающего суммирования в многоканальном режиме. Это позволит одновременно обрабатывать данные по нескольким независимым каналам с использованием одних и тех же канальных вычислителей, что значительно уменьшает количество оборудования для реализации многоканального режима накапливающего суммирования.

Источники информации

1. Патент на изобретение RU 2310223 С1. МПК G06F 7/72 (2006.01). Однородная вычислительная структура для выполнения операций по заданному модулю. Опубл. 10.11.2007. Бюл. № 31.

2. Патент на изобретение RU 2477513 С1. МПК G06F 7/72 (2006.01). Ячейка однородной вычислительной среды, однородная вычислительная среда и устройство для конвейерных арифметических вычислений по заданному модулю. Опубл. 10.03.2013. Бюл. № 7.

3. Патент на изобретение RU 2805939 С1. МПК G06F 7/72 (2006.01). Устройство для конвейерного суммирования чисел по произвольному модулю. Опубл. 24.10.2023. Бюл. № 30.

Изобретение относится к электронике и вычислительной технике. Технический результат заключается в расширении функциональных возможностей устройства за счет реализации операции накапливающего суммирования в многоканальном режиме. Многоканальный накапливающий сумматор по произвольным модулям содержит k-канальный мультиплексор, причем каждый его канал является 2n-разрядным, где k – количество каналов устройства, а n – разрядность обрабатываемых чисел, счётчик, группу полных одноразрядных сумматоров, первую однородную вычислительную среду разрядности n, вторую однородную вычислительную среду разрядности (n+1), двухвходовый мультиплексор и k-канальный демультиплексор, причём каждый его канал является n-разрядным, k входных информационных каналов устройства, тактовый вход устройства и k выходных информационных каналов устройства, причём входные информационные каналы устройства являются 2n-разрядными, а выходные информационные каналы устройства являются n-разрядными. 1 ил.

Многоканальный накапливающий сумматор по произвольным модулям, содержащий первую однородную вычислительную среду разрядности n, вторую однородную вычислительную среду разрядности (n+1), где n – разрядность обрабатываемых чисел, группу полных одноразрядных сумматоров и двухвходовый мультиплексор, тактовый вход, который соединен со входом синхронизации первой и второй однородных вычислительных сред, первые информационные выходы группы полных одноразрядных сумматоров соединены с младшими n разрядами первых информационных входов второй однородной вычислительной среды, а вторые информационные выходы соединены со вторыми информационными входами второй однородной вычислительной среды со сдвигом на один разряд в сторону старшего, на (n+1)-й разряд первых информационных входов и на первый разряд вторых информационных входов второй вычислительной среды подается сигнал логической единицы, младшие n разрядов информационных выходов второй однородной вычислительной среды соединены со вторыми информационными входами двухвходового мультиплексора, а выход разряда переноса соединен с управляющим входом двухвходового мультиплексора, первые информационные входы которого соединены с информационными выходами первой однородной вычислительной среды, отличающийся тем, что в него введены k входных информационных каналов устройства и k выходных информационных каналов устройства, причем входные информационные каналы являются 2n-разрядными, а выходные информационные каналы являются n-разрядными, k-канальный мультиплексор, причем каждый канал является 2n-разрядным, счётчик и k-канальный демультиплексор, причём каждый выход является n-разрядным, тактовый вход устройства соединён с входом счётчика, информационные выходы которого соединены с управляющими входами k-канального демультиплексора и k-канального мультиплексора, младшие n разрядов каждого входного информационного канала устройства соединены с младшими разрядами соответствующих входных информационных каналов k-канального мультиплексора, а старшие n разрядов соединены со старшими разрядами соответствующих входных информационных каналов k-канального мультиплексора, старшие n разрядов информационных выходов которого соединены с первыми информационными входами первой однородной вычислительной среды и с первыми информационными входами группы полных одноразрядных сумматоров, вторые информационные входы которой соединены с младшими n разрядами информационных выходов k-канального мультиплексора, информационные выходы двухвходового мультиплексора соединены со вторыми информационными входами первой однородной вычислительной среды, с третьими информационными входами группы полных одноразрядных сумматоров и с информационными входами k-канального демультиплексора, выходные информационные каналы которого соединены с соответствующими выходными информационными каналами устройства.