СПОСОБ СИНХРОНИЗАЦИИ КОДОВЫХ КОМБИНАЦИЙ Российский патент 2024 года по МПК H04B7/02 

Изобретение относится к электросвязи и может быть использовано в приемных устройствах синхронизации кодовых комбинаций двоичных сообщений, закодированных каким-либо равномерным кодом с обнаружением или исправлением ошибок, к числу которых можно отнести, например, блочные и систематические коды, а также коды с проверкой на четность или нечетность.

Блочные коды отличаются тем, что с каждой последовательностью из определенного числа элементарных сообщений (двоичных символов) составляется блок из n символов (n-символьная кодовая комбинация). При этом, если выбрано некоторое число n, то можно построить N_общ = 2ⁿ различных комбинаций из n символов, из которых N_o < Н_общ являются разрешенными кодовыми комбинациями. Остальные N_общ - N_o комбинаций являются запрещенными и не используются для передачи сообщений [1, с. 84].

Систематический (n, k) код представляет собой набор n-разрядных (n-символьных) кодовых комбинаций, в которых k разрядов (двоичных символов) представляют собой результат примитивного кодирования сообщения, которые называются информационными разрядами (символами). Остальные n-k разрядов (символов) называются проверочными (корректирующими) и служат для обнаружения и исправления ошибок [1, с. 100].

Код с проверкой на четность образуется добавлением к группе информационных символов (кодовой комбинации), представляющих простой (не избыточный) код одного избыточного (контрольного) символа.

При формировании кодовой комбинации в качестве контрольного символа записывается 0 или 1 таким образом, чтобы сумма «единиц» в комбинации, включая избыточный символ, была четной (при контроле на четность) или нечетной (при контроле на нечетность). Если при передаче информации приемное устройство обнаруживает, что в принятой кодовой комбинации значение контрольного символа не соответствует, например, четной суммы «единиц», то это воспринимается как признак ошибки.

Известен способ синхронизации кодовых комбинаций с использованием абсолютно точного времени при передачи дискретных сообщений по каналам радиосвязи, который заключается в том, что тактовую синхронизацию и синхронизацию кодовых комбинаций (цикловую синхронизацию) передатчика и приемника осуществляют постоянно вне зависимости от передачи сообщения и используют скорость манипуляции, которая обеспечивает длительность элементов сообщения, во много раз превосходящую время распространения сигнала или возможную разность времен распространения сигнала от передатчика до приемника. Начало передачи каждого очередного элемента сообщения производят в заранее определенные моменты абсолютного всемирного и/или системного точного времени, а также в том, что определяют время распространения сигнала от передатчика до приемника и на передатчике формируют сообщения с опережением на время распространения сигнала или в приемнике задерживают на время распространения сигнала моменты принятия решений о значении принимаемых элементов и знаков (кодовых комбинаций) [2].

Недостатком данного способа является то, что он может быть использован только в системах связи с низкими скоростями работы, у которых длительность элементарных посылок намного превышает разность хода лучей в многолучевом канале связи. Кроме того, требуется дополнительное радиооборудование для привязки к сигналам системного точного времени.

В [3] известен способ синхронизации кодовых комбинаций в последовательных модемах, использующих рандомизацию двоичной информации путем преобразования исходных кодовых комбинаций информации в псевдослучайную двоичную последовательность с целью декорреляции числа двоичных символов для качественной коррекции межсимвольных искажений [4], в соответствии с которым синхронизация кодовых комбинаций осуществляется путем временных сдвигов принимаемого двоичного сигнала без введения дополнительной цикловой синхроинформации. В этом случае информация о наличии синхронизма кодовых комбинаций может быть получена из самого демодулированного сигнала после его «восстановления» (после выполнения операции обратной и синхронной операции рандомизации на передающей стороне). Для этого необходимо, чтобы исходное передаваемое сообщение перед рандомизацией было закодировано каким-либо блочным корректирующим кодом. При нарушении синхронизма кодовых комбинаций выходной «восстановленный» сигнал, поступающий в режиме синхронизма, будет представлять собой псевдослучайную двоичную последовательность, анализируя которую можно установить факт нарушения синхронизма. Зная максимально возможную величину смещения основного (рабочего) отсчета импульсной реакции канала, можно производить поиск синхронного состояния методом поразрядного сдвига, т.е. посредством изменения задержки демодулированного сигнала (перед его «восстановлением») на известное число элементов информации как в сторону отставания, так и в сторону опережения, анализируя выходные кодовые комбинации информации при каждом фиксированном значении задержки сигнала.

Структурная схема устройства, реализующего данный способ синхронизации кодовых комбинаций, приведена в [3].

Однако данный способ синхронизации кодовых комбинаций, не требующий изменений в структуре передаваемого сигнала, обладает большим временем восстановления синхронизма из-за последовательного метода поиска синхронного состояния путем обнаружения известного кода, которым закодировано передаваемое сообщение.

Известны способы синхронизации кодовых комбинаций и приемные устройства синхронизации для их реализации, которые называют также устройствами цикловой синхронизации, предназначенных для работы с сигналами, содержащими явно выраженную синхронизирующую информацию [5]. Здесь предполагается, чтобы в исходную передаваемую двоичную последовательность, в том числе и закодированную каким - либо равномерным корректирующим кодом, должна быть введена дополнительная синхронизирующая информация - цикловой синхросигнал (ЦС). ЦС может представлять собой либо односимвольный синхросигнал, передаваемый среди информационных символов двоичной последовательности, когда на одной и той же i-ой позиции каждого цикла длительностью Т_ц = N двоичных символов с порядковыми номерами i = 1, 2, …, N передается синхросимвол 1 или синхросимвол 0 (или чередование синхросимволов 1 и 0). Либо ЦС может представлять собой многосимвольный синхросигнал, передаваемый среди информационных символов двоичной последовательности, когда на одних и тех же m позициях каждого цикла длительностью Т_ц = N двоичных символов с порядковыми номерами i = 1, 2, …, N передается сосредоточенная или распределенная по циклу синхрогруппа из m синхросимволов.

В передаваемую информационную двоичную последовательность n-символьных кодовых комбинаций какого-либо равномерного кода синхросимволы или синхрогруппы циклового синхросигнала размещают между n-символьными кодовыми комбинациями с тем, чтобы на приемной стороне соблюдалось известное (синхронное) временное соотношение между временным положением позиции синхронизма и временным положением границ кодовых комбинаций, т.е. первого или последнего n-го символа каждой кодовой комбинации в принимаемом сигнале.

При поиске в принимаемой двоичной последовательности временного положения i-ой позиции цикла (i = 1, 2, …, N), соответствующей временному положению циклового синхросигнала или позиции синхронизма, в качестве первичного источника синхроинформации, подлежащей обработке тем или иным способом, используют отклики опознавателя синхросигнала, в качестве которого может использоваться, например, дешифратор синхрогруппы [5]. Анализируя отклики опознавателя синхросигнала от каждой позиций цикла длительностью Т_ц = N= m + Ln (в числе символов), где L - количество кодовых комбинаций в одном цикле, n - количество символов в кодовой комбинации, m - количество синхросимволов в синхрогруппе, определяют временное положение позиции синхронизма, соответствующей временному положению границ кодовых комбинаций при L = 1 или границ блоков из L>1 кодовых комбинаций в соответствии с длительностью выбранного Т_ц в числе двоичных символов.

Однако приведенные в [5] способы синхронизации кодовых комбинаций не отвечают требованиям оптимального алгоритма поиска временного положения синхросигнала или временного положения позиции синхронизма. Это не позволяет достичь оптимизации основных параметров, например, минимизации времени поиска позиции синхронизма при сохранении вероятности правильного обнаружения позиции синхронизма на требуемом уровне при изменениях условий связи. Приведенный в [5] квазиоптимальный алгоритм поиска временного положения позиции синхронизма или фазы ЦС нуждается в уточнении, поскольку не учитывает такой немаловажный параметр ЦС как количество символов N в цикле. Кроме того, приведенный алгоритм предполагает фиксированное время поиска ЦС независимо от вероятности правильного приема синхросимвола.

В работе [6] на основе критерия максимума апостериорной вероятности получено аналитическое выражение, описывающее оптимальный алгоритм поиска фазы ЦС или временного положения позиции синхронизма среди других позиций каждого цикла анализируемой двоичной последовательности. Однако в отличии подобных выражений, полученных в работах [5] и [7], здесь учитывается зависимость всех параметров ЦС на алгоритм поиска ЦС. Это выражение с учетом несложных преобразований может быть представлено в виде [8]

Здесь K = P(H₁/G)/P(H₂/G) - отношение апостериорных вероятностей истинности альтернативных гипотез H₁ и Н₂, где гипотеза H_i означает что анализируемая i-ая позиция цикла соответствует фазе ЦС;

N - число двоичных символов в цикле или цикловом интервале (ЦИ);

n_i - число зарегистрированных откликов опознавателя синхросигнала на i-ой позиции цикла в течение длительности G ЦИ анализа;

m - число синхросимволов в сосредоточенной или распределенной по циклу синхрогруппе, регулярное следование которой среди информационных символов, представляет собой цикловой синхросигнал (ЦС);

Р_п - вероятность правильного приема синхросимвола Р_ош - вероятность ошибочного приема двоичного символа или вероятность ошибки любого символа принимаемого двоичного сигнала - синхросимвола или информационного символа, кроме того, здесь предполагается, что Р_п > 0,5);

Р_л - вероятность появления ложного синхросимвола в группе из m анализируемых опознавателем синхросигнала символов (в большинстве случаев можно считать, что Р_л ≈ 0,5);

В работе [8] установлено, что длительность интервала анализа G ЦИ при поиске фазы ЦС не может быть произвольной и не зависящей от длины цикла N (в числе двоичных символов), а минимальное его значение для обеспечения обнаружения фазы ЦС или временного положения позиции синхронизма должно иметь вполне конкретное значение ЦИ при отношении равных апостериорных вероятностей K=1 плюс один ЦИ, где символ] [означает округление до ближайшего целого числа:

Для обеспечения заданного отношения апостериорных вероятностей K, которое определяет соответствующую величину вероятности правильного обнаружения фазы ЦС, требуется проанализировать большее или равное число ЦИ, чем G_min, т.е. ЦИ при K ≥ 1.

При этом оптимальный алгоритм поиска фазы ЦС, полученный в работе [6], сокращенно можно записать в виде

при длительности интервала анализа G = f(K, Р_п, Р_л, N, m) в цикловых интервалах (ЦИ). При этом величину G можно определить из соотношения, полученного в [8], без учета времени (в ЦИ), необходимого для обнаружения сбоя синхронизма.

Одним из способов синхронизации кодовых комбинаций, реализующего приведенный алгоритм поиска временного положения ЦС или позиции синхронизма в соответствии (3) при условии (4) изложен в [9].

В соответствии с этим способом на тактовый и информационный входы опознавателя синхросигнала подают соответственно последовательность тактовых импульсов и двоичную последовательность n-символьных кодовых комбинаций, содержащих m-символьный цикловой синхросигнал, представляющий собой синхрогруппу из m < n синхросимволов, которая повторяется через каждые L n-символьных кодовых комбинаций, с длительностью цикла N = m + n⋅L двоичных символов. При поступлении синхрогруппы, или m-символьной комбинации, аналогичной синхрогруппе (ложной синхрогруппы) в каком либо тактовом интервале (ТИ) опознаватель синхросигнала в этом ТИ формирует на выходе отклик в виде «единичного» символа 1, либо отсутствие символа 1 (символ 0), если m-символьная синхрогруппа искажена. Последовательность откликов с выхода опознавателя синхросигнала подают на первый вход элемента запрета, а также вход младшего разряда первого входа сумматора.

С выхода сумматора двоичный сигнал в параллельном коде подают на сигнальный вход блока регистров сдвига, состоящего из z N-разрядных регистров сдвига, у которых раздельно объединяют тактовые входы и входы сброса, которые являются соответственно тактовым входом и входом сброса блока регистров сдвига, а сигнальные входы, выходы первых разрядов и выходы последних разрядов всех регистров сдвига являются соответственно сигнальным входом, дополнительным выходом и выходом блока регистров сдвига, который подают на второй вход сумматора. Тактовый вход блока регистров сдвига объединяют с соответствующими входами опознавателя синхросигнала, решающего узла и формирователя цикловых импульсов, выходные импульсы которого подают на второй вход элемента запрета и вход счетчика циклов, а выходные импульсы элемента запрета подают на счетный вход счетчика искаженных синхросигналов, на вход сброса которого подают импульсный сигнал с выхода счетчика циклов.

Блок регистров сдвига обеспечивает запоминание результатов счета откликов на каждой позиции цикла в виде z-разрядных двоичных чисел в течение длительности каждого цикла, при этом величина z определяет емкость памяти результатов счета. Результаты счета откликов на каждой позиции цикла с дополнительного выхода блока регистров сдвига последовательно с частотой тактовых импульсов подают на сигнальный вход решающего узла, где входное двоичное число в параллельном коде одновременно подают на первые входы, блока вычитания, блока памяти и первого блока сравнения, в котором входное число сравнивается с двоичным числом, хранящимся в блоке памяти и, если оно превышает число блока памяти, то на выходе первого блока сравнения формируется импульс, обеспечивающий запись нового (входного) числа в блок памяти, в который перезаписывается наибольший текущий результат счета откликов на какой-либо позиции цикла, который далее сравнивается с результатами счета на последующих позициях цикла. Получающаяся разность между числом блока памяти и входным числом на выходе блока вычитания в виде двоичного числа в параллельном коде подают на первый вход второго блока сравнения, в котором сравнивается с поровым числом М, поступающим на второй его вход (являющимся управляющим входом решающего узла) с выхода первого блока выбора порога. При этом, если число с выхода блока вычитания меньше порогового числа М, то с выхода второго блока сравнения на вход сброса счетчика сравнения будет поступать «единичный» (запрещающий) уровень, устанавливающий и удерживающий его в «нулевом» состоянии. В противном случае, если наибольшее число, записанное в блок памяти в каком-либо j-ом тактовом интервале и соответствующее результату накопления на j-ой позиции цикла, будет превышать на величину равную или большую порогового числа М каждое из последующих чисел, поступающих друг за другом с дополнительного выхода блока регистров сдвига, то счетчик сравнения произведет счет следующих подряд N-1 тактовых импульсов, поступающих с тактового входа решающего узла, после чего на выходе счетчика сравнения формируется импульсный сигнал синхронизации, который подают на вход сброса блока памяти и с выхода решающего узла - на входы сброса блока регистров сдвига и формирователя цикловых импульсов. В результате блок памяти и блок регистров сдвига обнуляются, а формирователь цикловых импульсов фазируется в соответствии с временной позицией синхронизма.

Для текущей оценки степени искажений принимаемого сигнала производят подсчет числа R искаженных синхрогрупп счетчиком искаженных синхросигналов в течение счета довольно большого числа цикловых импульсов Q, подсчитываемых счетчиком циклов и определяют с определенной степенью точности вероятность (частость) ошибочного приема синхрогруппы по формуле После счета каждых Q цикловых импульсов формируют с помощью блока выбора порога определенное двоичное пороговое число М в зависимости от значения двоичного числа R вместо прежнего числа, сформированного при подсчете предыдущих Q цикловых импульсов. Таким образом, в течение времени счета каждых Q циклов в решающий узел подается определенное пороговое число М, которое может принимать в каждом конкретном случае одно из дискретных значений (градаций) в зависимости от качества принимаемого сигнала.

К недостаткам денного способа следует отнести следующее.

1. Данный способ синхронизации кодовых комбинаций требует введения в передаваемую информационную двоичную последовательность n-символьных кодовых комбинаций циклового синхросигнала (периодически повторяемой m-символьной синхрогруппы среди n-символьных кодовых комбинаций) для обеспечения синхронизации кодовых комбинаций на приемной стороне. Соответственно требуется повышать скорость передачи из-за введения избыточных синхросимволов в исходную информационную последовательность кодовых комбинаций для сохранения пропускной способности канала связи [1] и дорабатывать передающее оборудование. Кроме того, повышение скорости передачи приводит к уменьшению длительности двоичных символов и снижению помехоустойчивости приема информации [1].

2. Данный способ синхронизации кодовых комбинаций, реализующий с некоторым приближением оптимальный алгоритм поиска временного положения позиции синхронизма (3) с учетом (4) пригоден для работы, например, в KB канале связи. В этом канале имеют место сравнительно частые сбои синхронизма кодовых комбинаций при работе последовательных высокоскоростных модемов из-за частых перестроек радиоприемного устройства с одного луча на более мощный луч при глубоких замираниях сигнала. При частых сбоях синхронизма вероятность обнаружения ложного синхронизма в течение сравнительно малого интервала времени межу соседними сбоями синхронизма сравнительно мала. Кроме того, при работе в этих условиях целесообразно производить непрерывный поиск позиции синхронизма, поскольку, если при каждом сбое синхронизма запускать процедуру обнаружения сбоя синхронизма и только поле этого производить поиск новой позиции синхронизма, то это приведет к большим потерям принимаемой информации.

Однако при работе в каналах связи, где сбои синхронизма по кодовым комбинациям происходят сравнительно редко способ, изложенный в [9] способ не обеспечит минимизацию потерь при сравнительно редких сбоях синхронизма при ведении длительных сеансов связи. Более того, будут иметь место сравнительно частые ложные обнаружения синхронизма, поскольку в режиме установленного синхронизма кодовых комбинаций не предусмотрено, как рекомендовано в работе [6], блокирование выходного сигнала синхронизации решающего узла, поступающего на вход сброса формирователя цикловых импульсов после обнаружения нового временного положения границ кодовых комбинаций или позиции синхронизма.

Из известных способов синхронизации кодовых комбинаций наиболее близким по сущности решаемых задач и большинству совпадающих существенных признаков является способ синхронизации кодовых комбинаций, изложенный в работе [10], прототипом которого является рассмотренный выше способ, изложенный в [9].

В соответствии с этим способом на тактовый и информационный входы опознавателя синхросигнала подают соответственно последовательность тактовых импульсов и двоичную последовательность n-символьных кодовых комбинаций, содержащих n-символьный цикловой синхросигнал, представляющий собой синхрогруппу из m = n синхросимволов, которая повторяется через каждые L n-символьных кодовых комбинаций, с длительностью цикла N = n + n⋅L двоичных символов. Последовательность откликов с выхода опознавателя синхросигнала подают на первые входы элемента запрета, первого элемента «И», а также вход младшего разряда первого входа сумматора.

На вход управления опознавателя синхросигнала подают в двоичном коде допустимое число K неискаженных синхросимволов с выхода блока выбора допустимого числа неискаженных синхросимволов, адресный вход которого объединяют с адресными входами первого и второго блоков выбора порога, а также с выходом счетчика искаженных синхросигналов, на счетный вход и вход сброса которого подают соответственно импульсы с выхода элемента запрета и импульсный сигнал с выхода счетчика циклов, на счетный вход которого и вторые входы элемента запрета и первого элемента «И», подают последовательность цикловых импульсов с выхода формирователя цикловых импульсов.

При этом, если в какой либо n-символьной синхрогруппе число обнаруженных синхросимволов без ошибок больше или равно допустимого числа K неискаженных синхросимволов, то на выходе опознавателя синхросигнала формируется «единичный» отклик, что увеличивает количества откликов при их суммировании на временной позиции синхронизм

С выхода сумматора двоичный сигнал в параллельном коде подают на сигнальный вход блока регистров сдвига, состоящего из z N-разрядных регистров сдвига, у которых раздельно объединяют тактовые входы и входы сброса, которые являются соответственно тактовым входом и входом сброса блока регистров сдвига, а сигнальные входы, выходы первых разрядов и выходы последних разрядов всех регистров сдвига являются соответственно сигнальным входом, дополнительным выходом и выходом блока регистров сдвига, который подают на второй вход сумматора. Тактовый вход блока регистров сдвига объединяют с соответствующими входами опознавателя синхросигнала, решающего узла и формирователя цикловых импульсов.

Блок регистров сдвига обеспечивает запоминание результатов счета откликов на каждой позиции цикла в виде z-разрядных двоичных чисел в течение длительности каждого цикла, при этом величина z определяет емкость памяти результатов счета. Результаты счета откликов на каждой позиции цикла с дополнительного выхода блока регистров сдвига последовательно с частотой тактовых импульсов подают на сигнальный вход решающего узла, где входное двоичное число в параллельном коде одновременно подают на первые входы, блока вычитания, блока памяти и первого блока сравнения, в котором входное число сравнивается с двоичным числом, хранящимся в блоке памяти и, если оно превышает число блока памяти, то на выходе первого блока сравнения формируется импульс, обеспечивающий запись нового (входного) числа в блок памяти, в который перезаписывается наибольший текущий результат счета откликов на какой-либо позиции цикла, который далее сравнивается с результатами счета на последующих позициях цикла. Получающаяся разность между числом блока памяти и входным числом на выходе блока вычитания в виде двоичного числа в параллельном коде подают на первый вход второго блока сравнения, в котором сравнивается с поровым числом М, поступающим на второй его вход (являющимся управляющим входом решающего узла) с выхода первого блока выбора порога. При этом, если число с выхода блока вычитания меньше порогового числа М, то с выхода второго блока сравнения на вход сброса счетчика сравнения будет поступать «единичный» (запрещающий) уровень, устанавливающий и удерживающий его в «нулевом» состоянии. В противном случае, если наибольшее число, записанное в блок памяти в каком - либо j-ом тактовом интервале и соответствующее результату накопления на j-ой позиции цикла, будет не меньше порогового числа М каждое из последующих чисел, поступающих друг за другом с дополнительного выхода блока регистров сдвига, то счетчик сравнения произведет счет следующих подряд N-1 тактовых импульсов, поступающих с тактового входа решающего узла, после чего на выходе счетчика сравнения формируется импульсный сигнал синхронизации, который подают на первый вход второго элемента «И», с выхода которого импульсный сигнал синхронизации подают на выход решающего узла, если на второй вход второго элемента «И», являющийся дополнительным управляющим входом решающего узла, подается «единичный» уровень. С выхода решающего узла импульсный сигнал синхронизации подают на входы сброса блока памяти, блока регистров сдвига, а также на входы сброса счетчика по выходу из синхронизма через элемент «ИЛИ» и формирователя цикловых импульсов. В результате блок памяти, блок регистров сдвига и счетчик по выходу из синхронизма обнуляются, а формирователь цикловых импульсов фазируется в соответствии с временной позицией синхронизма. При этом с выхода счетчика по выходу из синхронизма подается «нулевой» уровень на дополнительный управляющий вход решающего узла, которым является второй вход второго элемента «И», и выходной импульсный сигнал синхронизации решающего узла блокируется, что означает, что синхронизм по кодовым комбинациям восстановлен.

Блокировка сигнала синхронизации на выходе решающего узла снимается только тогда, когда обнаружен сбой синхронизма кодовых комбинации и с выхода счетчика по выходу из синхронизма поступает «единичный» уровень. Сбой синхронизма обнаруживают тогда, когда счетчиком по выходу из синхронизма суммируют подряд следующие импульсы с выхода элемента запрета, соответствующие отсутствующим откликам на выходе опознавателя синхросигнала. Количество подряд следующих импульсов с выхода элемента запрета задается пороговым числом коэффициента счета α, подаваемым с выхода второго блока выбора порога на управляющий вход счетчика по выходу из синхронизма, которое ограничивает коэффициент счета счетчика до величины α.

Для текущей оценки степени искажений принимаемого сигнала производят подсчет числа R искаженных синхрогрупп счетчиком искаженных синхросимволов в течение счета довольно большого числа цикловых импульсов Q счетчиком циклов и определяют с определенной степенью точности вероятность (частость) ошибочного приема синхрогруппы по формуле Р_ос ≈ R/Q.

Блок выбора допустимого числа неискаженных синхросимволов, первый блок выбора порога и второй блок выбора порога в зависимости от значения числа R, записанного в счетчике искаженных синхросимволов, производят выбор, соответственно, определенного допустимого числа K неискаженных синхросимволов для опознавателя синхросигнала, порогового числа М для решающего узла и порогового числа коэффициента счета α для счетчика по выходу из синхронизма. Выбранные числа K, М, α с выходов соответствующих блоков в параллельном коде подаются соответственно на вход управления опознавателя синхросигнала, на управляющий вход решающего узла и на управляющий вход счетчика по выходу из синхронизма.

Однако данный способ синхронизации кодовых комбинаций имеет следующие недостатки.

1. Данный способ требует введения в передаваемую информационную двоичную последовательность n-символьных кодовых комбинаций циклового синхросигнала (периодически повторяемой через L n-символьных кодовых комбинаций n-символьной синхрогруппы) для определения границ кодовых комбинаций на приемной стороне. Соответственно требуется повышать скорость передачи из-за введения избыточных синхросимволов в исходную информационную последовательность кодовых комбинаций для сохранения пропускной способности канала связи и дорабатывать передающее оборудование. Кроме того, повышение скорости передачи приводит к уменьшению длительности двоичных символов и снижению помехоустойчивости приема информации [1].

2. В качестве источника синхроинформации, выделяемой из принимаемого двоичного сигнала, используются отклики опознавателя синхросигнала на синхрогруппы из n синхросимволов. При этом допускается искажение n – K синхросимволов, где K - число не искаженных синхросимволов, и их корректировка путем инвертирования или формирования отклика опознавателя синхросигнала только на K не искаженных синхросимволов для получения большего количества откликов опознавателя синхросигнала на позиции синхронизма. Однако при этом возрастает вероятность ложного обнаружения синхронизма, поскольку коррекции подвергаются и ложные синхросимволы. Причем, чем меньше количество синхросимволов m в синхрогруппе, тем меньше вероятность уменьшения времени восстановления синхронизма по отношению к способу без коррекции синхрогрупп. Например, при m < 3 данный способ коррекции не имеет смысла. Поэтому количество синхросимволов в синхрогруппе выбирают достаточно большим, например, при моделировании работы устройства, реализующего данный метод, использовалась 9-символьная синхрогруппа (000111011) [10]. Однако, чем больше синхросимволов m в синхрогруппе, тем больше должна быть длительность цикла Т_ц = N (в числе двоичных символов), чтобы увеличение скорости передачи информации из-за введения циклового синхросигнала было сравнительно малым. В [10] при моделировании работы устройства, реализующего данный метод, длительность цикла или количество двоичных символов (позиций) в одном цикле выбрана равной N=1200.

Время восстановления синхронизма измеряют в циклах или цикловых интервалах (ЦИ) [5], поэтому длительность ЦИ в основном и определяет время восстановления синхронизма, Соответственно при реализации данного способа требуется большое время в числе двоичных символов R=NG_BC на восстановление синхронизма, где G_BC - время восстановления синхронизма в ЦИ, из-за чего теряется большой блок информационных символов при каждом сбое синхронизма.

3. Для уменьшения времени восстановления синхронизма кодовых комбинаций требуется с высокой достоверностью и за минимально возможное время определять сбой синхронизма. Кроме того, после восстановления синхронизма требуется заблокировать выход решающего узла устройства с целью повышения помехоустойчивости устройства за счет исключения ложного обнаружения синхронизма (ложного срабатывания решающего узла) [6].

В устройстве, реализующем данный способ, сбой синхронизма определяется далеко не оптимальным способом. При сбое синхронизма счетчик по выходу из синхронизма суммирует подряд следующие импульсы с выхода элемента запрета, соответствующие отсутствующим откликам на запрещенные кодовые комбинации. Однако любая ложно принятая синхрогруппа, отклик от которой совпадает во времени с цикловым импульсом формирователя цикловых импульсов, одиночный символ 1 с выхода первого элемента «И» через первый вход элемент «ИЛИ» подается на вход сброса указанного счетчика, обнуляя его содержимое. В результате подсчет подряд следующих импульсов с выхода элемента запрета начинается заново. Это может повторяться до тех пор, пока счетчик по выходу из синхронизма не произведет подсчет заданного количества подряд следующих импульсов с выхода элемента запрета. И только после этого с выхода этого счетчика на дополнительный управляющий вход решающего узла поступит «единичный» логический уровень – лог. 1, разрешающий поиск новой цикловой фазы входного сигнала (новой временной позиции синхронизма). Это может существенно увеличить время восстановления синхронизма.

С другой стороны, такой алгоритм работы счетчика по выходу из синхронизма не приводит к повышению достоверности установления синхронизма кодовых комбинаций, поскольку импульсный сигнал синхронизации с выхода решающего узла фазирует формирователь цикловых импульсов и одновременно поступает через элемент «ИЛИ» на вход счетчика, обнуляя его, и запрещающий «нулевой» уровень с его выхода блокирует выход решающего узла, что может означать, что синхронизм восстановлен (ложный).

4. При обнаружении сбоя синхронизма кодовых комбинаций обнуления блока памяти решающего узла и блока регистров сдвига не производится, что создает условия для ложного обнаружения синхронизма. Поскольку ложное обнаружение синхронизма может произойти при одном из сбоев синхронизма в наиболее вероятный начальный интервал времени поиска после обнаружения сбоя синхронизма. В этот интервал времени остаточная информация, соответствующая прежней позиции синхронизма, сохраняется в блоке регистров сдвига и блоке памяти решающего узла. Новая информация, соответствующая новой позиции синхронизма, накладывается на прежнюю информацию, что нарушает оптимальный алгоритм поиска [6], и в этот интервал времени наиболее вероятно ложное обнаружение синхронизма.

Задачами, на решение которых направлено настоящее изобретение - способ синхронизации кодовых комбинаций - являются:

1. Повышение помехоустойчивости приема кодовых комбинаций за счет исключения передачи совместно с основой информацией циклового синхросигнала и с соответствующим понижением скорости передачи информации.

2. Сокращение времени поиска синхронизма за счет сокращения длительности цикла до длительности кодовой комбинации и оптимизации процесса обнаружения восстановления синхронизма с требуемой достоверностью с учетом вероятности ошибочного приема кодовой комбинации входной двоичной последовательности.

3. Уменьшение вероятности ложного обнаружения синхронизма кодовых комбинаций путем стирания прежней накопленной синхроинформации в блоке регистров сдвига и в блоке памяти решающего узла после обнаружения сбоя синхронизма.

4. Уменьшение потерь двоичной информации при сбоях синхронизма путем оптимизации процессов обнаружения сбоя и восстановления синхронизма кодовых комбинаций.

Решение поставленных задач достигается тем, что в известном способе синхронизации кодовых комбинаций в соответствии с которым двоичную последовательность n-символьных кодовых комбинаций равномерного кода с обнаружением или исправлением ошибок подают на информационный вход опознавателя синхросигнала, выходной сигнал которого подают на первые входы элемента запрета и первого элемента «И», а также на вход младшего разряда первого входа сумматора, выходной сигнал которого в параллельном z-разрядном двоичном коде подают на сигнальный вход блока регистров сдвига, основной и дополнительный выходы которого подключают соответственно к второму входу сумматора и сигнальному входу решающего узла, тактовый вход которого объединяют с соответствующими входами блока регистров сдвига и формирователя цикловых импульсов, выходную последовательность цикловых импульсов которого подают на вторые входы первого элемента запрета и первого элемента «И», а также на вход счетчика циклов, предназначенного для периодического счета Q цикловых импульсов, при этом блок регистров сдвига включает в себя z n-разрядных регистров сдвига, у которых раздельно объединяют тактовые входы и входы сброса, которые являются соответственно тактовым входом и входом сброса блока регистров сдвига, а входные и выходные разряды, а также выходы входных разрядов всех z n-разрядных регистров сдвига блока регистров сдвига являются соответственно сигнальным входом, выходом и дополнительным выходом блока регистров сдвига, причем при поступлении каждого тактового импульса на тактовый вход блока регистров сдвига во входные разряды z n-разрядных регистров сдвига этого блока перезаписывают с выхода сумматора в параллельном z-разрядном двоичном коде, результат суммирования символов 1 на соответствующей одной из n позиций цикла с соответствующим порядковым номером i = 1, 2, …, n, кроме того, результаты суммирования символов на каждой из n позиций цикла с дополнительного выхода блока регистров сдвига подают последовательно во времени с частотой следования тактовых импульсов на сигнальный вход решающего узла, сигнальным входом которого является первый вход первого блока вычитания, объединенный с первым входом первого блока сравнения и входом данных первого блока памяти, выход которого объединен с вторыми входами первого блока вычитания и первого блока сравнения, в котором производят сравнение двух чисел на его входах при этом, если в соответствующем тактовом интервале число на первом входе первого блока сравнения превышает число на втором его входе, то на выходе первого блока сравнения формируется импульсный сигнал, который поступает на вход управления первого блока памяти, обеспечивая перезапись в него наибольшего числа, поступающего на его вход данных и первые входы первого блока сравнения и первого блока вычитания, с выхода которого двоичные числа, следующие с частотой тактовых импульсов и соответствующие разности чисел между наибольшим числом с выхода первого блока памяти и каждым числом, поступающим на первый вход первого блока вычитания, подают на первый вход второго блока сравнения, в котором двоичные числа, соответствующие разности чисел, сравнивают с пороговым числом М, поступающим на второй его вход, являющимся управляющим входом решающего узла, с выхода первого блока выбора порога, адресный вход которого объединен с адресным входом второго блока выбора порога, при этом логический уровень с выхода второго блока сравнения подают на вход сброса счетчика сравнения, тактовый вход которого является тактовым входом решающего узла, при этом, если на одной из n позиций цикла результат суммирования символов 1 превысит результат суммирования символов 1 на любой другой позиции цикла не менее чем на пороговое число М в параллельном двоичном коде, то на вход сброса счетчика сравнения подается разрешающий «нулевой» уровень, и с помощью счетчика сравнения производят счет n-1 тактовых импульсов и на его выходе формируется импульсный сигнал синхронизации, который подают на первый вход второго элемента «И», второй вход и выход которого являются соответственно первым дополнительным управляющим входом и выходом решающего узла, при этом, если на первый дополнительный управляющий вход решающего узла поступает «единичный» логический уровень, то импульсный сигнал синхронизации с выхода решающего узла подают на первый вход первого элемента «ИЛИ» и на вход сброса формирователя цикловых импульсов, подтверждая или корректируя фазу выходной последовательности цикловых импульсов, дополнительно вводят второй элемент «ИЛИ», первый триггер и последовательно соединенные первый накапливающий сумматор, третий блок сравнения и первый формирователь импульса, кроме того. дополнительно вводят последовательно соединенные второй блок вычитания, второй накапливающий сумматор, четвертый блок сравнения и второй формирователь импульса, а также первый и второй элементы задержки и третий накапливающий сумматор, выход которого подключен к входу данных второго блока памяти, при этом в режиме синхронизма кодовых комбинаций устанавливают определенное временное соотношение между последовательностью откликов с выхода опознавателя синхросигнала на разрешенные кодовые комбинации и регулярно следующими цикловыми импульсами с выхода формирователя цикловых импульсов, которое называют синхронным, при котором каждый отклик опознавателя синхросигнала, длительностью Δτ₁ ≤ Т, где Т - длительность циклового импульса или тактового интервала, должен совпадать во времени с соответствующим цикловым импульсом формирователя цикловых импульсов на интервале длительностью Δτ₂ ≤ Δτ₁, при этом на выходе первого элемента «И» будет появляться либо одиночный двоичный символ 1 длительностью Δτ₂ при наличии отклика опознавателя синхросигнала, когда соответствующая разрешенная кодовая комбинация входной двоичной последовательности не искажена, либо одиночный символ 0 длительностью Δτ₂ при отсутствии отклика опознавателя синхросигнала, когда соответствующая разрешенная кодовая комбинация искажена, а на выходе первого элемента запрета будет появляться одиночный символ 1 длительностью Δτ₂ при отсутствии отклика опознавателя синхросигнала, когда соответствующая разрешенная кодовая комбинация искажена, либо одиночный символ 0 длительностью Δτ₂ при наличии отклика опознавателя синхросигнала, когда соответствующая разрешенная кодовая комбинация не искажена, при этом с выхода первого элемента запрета последовательность одиночных символов 1 и 0 подают на входы младших разрядов сигнальных входов первого и третьего накапливающих сумматоров, на остальные разрядные входы сигнальных входов этих накапливающих сумматоров подают символы 0 путем подключения их к источнику «нулевого» уровня, поэтому на сигнальном входе каждого из этих накапливающих сумматоров поступающие символы 1 или 0 образуют двоичное число один или двоичное число ноль в параллельном коде с условными обозначениями «1» и «0», каждое длительностью Δτ₂ соответственно, при этом с помощью третьего накапливающего сумматора производят суммирование последовательно поступающих одиночных двоичных чисел «1», соответствующих искаженным разрешенным кодовым комбинациям в течение Q циклов, подсчитываемых счетчиком циклов, по окончании счета которых на его выходе формируется импульс, который подают на вход управления второго блока памяти, обеспечивая перезапись и запоминание нового результата счета R искаженных разрешенных кодовых комбинаций, с выхода третьего накапливающего сумматора, после чего третий накапливающий сумматор обнуляют, подавая на его вход сброса импульс с выхода счетчика циклов, задержанный в первом элементе задержки, и счет искаженных кодовых комбинаций третьим накапливающим сумматором повторяют в течение следующих Q циклов, при этом для обеспечения суммирования одиночных двоичных чисел «1» длительности Δτ₂ каждое, поступающих на сигнальные входы накапливающих сумматоров, на входы синхронизации каждого из трех накапливающих сумматоров подают задержанные во втором элементе задержки импульсы с выхода формирователя цикловых импульсов, совпадающие во времени с импульсами с выходов первых элементов «И» и запрета, текущий результат счета искаженных кодовых комбинаций с выхода второго блока памяти в параллельном двоичном коде дополнительно подают на адресный вход второго блока выбора порога, объединенный с адресным входом первого блока выбора порога, при этом по измеренной величине оценки вероятности ошибки разрешенной кодовой комбинации величина которой находится в пределах соответствующего одного из интервалов допустимых значений величины Р_ОРК, формируют для первого и второго блоков выбора порога соответствующие пороговые числа Mr и W_r в параллельном двоичном коде с соответствующим порядковым номером градации каждого порогового числа причем пороговое число Mr с выхода первого блока выбора порога подают на управляющий вход решающего узла, импульсный сигнал синхронизации которого через первый вход первого элемента «ИЛИ» подают на вход сброса первого блока памяти, являющимся вторым дополнительным управляющим входам решающего узла и вход сброса блока регистров сдвига, обнуляя их, одновременно импульсный сигнал синхронизации дополнительно подают через третий вход второго элемента «ИЛИ» на входы сброса первого и второго накапливающих сумматоров, обнуляя их, после чего определяют достоверность восстановления синхронизма кодовых комбинаций, для этого последовательность одиночных символов 1 и 0 с выхода первого элемента «И» подают на вход младшего разряда первого входа второго блока вычитания, а на вход младшего разряда второго входа блока вычитания подают другую последовательность одиночных символов 0 и 1 с выхода первого элемента запрета, на остальные разрядные входы первого и второго входов второго блока вычитания подают символы 0 путем подключения их к источнику «нулевого» уровня, при этом на каждом из входов второго блока вычитания поступающие символы 1 или 0 совместно с остальными символами 0 на других разрядных входах образуют, как и на сигнальных входах первого и третьего накапливающих сумматоров, двоичное число «1» или двоичное число «0» в параллельном коде длительностью Δτ₂, при этом двоичное число «1» или «0» длительностью An на первом входе второго блока вычитания является вычитаемым, а двоичное число «0» или «1» длительностью Δτ₂ на втором входе блока вычитания является уменьшаемым, при этом на выходе второго блока вычитания будет появляться либо первый результат вычитания: «1» - «0» = «1» - плюс единица в параллельном двоичном коде, если соответствующая разрешенная кодовая комбинация не искажена, либо второй результат вычитания: «0» - «1»=- «1» - минус единица в параллельном двоичном коде, если соответствующая разрешенная кодовая комбинация искажена, при этом, если после обнаружения сбоя синхронизма и поиска новой позиции синхронизма импульсный сигнал синхронизации с выхода решающего узла устанавливает фазу выходной последовательности импульсов формирователя цикловых импульсов в требуемое синхронное состояние, соответствующее новой позиции синхронизма, то с этого момента времени вероятность появления на выходе первого элемента «И» одиночного символа 1, соответствующего не искаженной или правильно принятой разрешенной кодовой комбинации Р_ПРК становится больше вероятности появления на выходе первого элемента запрета одиночного символа 1, соответствующего искаженной или принятой с ошибками разрешенной кодовой комбинации Р_ОРК при вероятности ошибки двоичного символа последовательности кодовых комбинаций Р_ОС > 0,5, при этом с помощью второго накапливающего сумматора производят суммирование одиночных положительных чисел «1», соответствующих количеству неискаженных разрешенных кодовых комбинаций, которые поступают на его сигнальных вход и вычитание из них суммы одиночных отрицательных чисел - минус «1», соответствующих количеству искаженных разрешенных кодовых комбинаций, а с помощью первого накапливающего сумматора производят суммирование одиночных положительных чисел «1», соответствующих количеству искаженных разрешенных кодовых комбинаций, которые поступают на его сигнальный вход, результаты счета с выходов первого и второго накапливающих сумматоров подают на первые входы третьего и четвертого блоков сравнения соответственно, на вторые входы которых подают пороговое число W_r с выхода второго блока выбора порога, при этом второй накапливающий сумматор по сравнению с первым накапливающим сумматором достигнет результата счета установленного порогового числа W_r первым, поскольку , в результате первым сработает четвертый блок сравнения, перепад напряжения с выхода которого подают на вход второго формирователя импульса, выходной импульсный сигнал которого подают через второй вход второго элемента «ИЛИ» на входы сброса первого и второго накапливающих сумматоров, обнуляя их, и процесс счета одиночных двоичных чисел «1» повторяют, одновременно импульсный сигнал второго формирователя импульса подают на второй вход первого триггера, устанавливая его в «нулевое» состояние, с выхода которого запрещающий «нулевой» уровень, подают на первый дополнительный управляющий вход решающего узла, блокируя выходной сигнал синхронизации и подтверждая тем самым достоверность восстановления синхронизма кодовых комбинаций, при сбое синхронизма кодовых комбинаций нарушается синхронное временное соотношение между последовательностью откликов на выходе опознавателя синхросигнала на разрешенные кодовые комбинации и регулярно следующими цикловыми импульсами с выхода формирователя цикловых импульсов, в этом состоянии вероятность появления на выходе первого элемента «И» каждого одиночного символа 1 длительностью Δτ₂, соответствующего ложной разрешенной кодовой комбинации, равна где соответственно количество разрешенных кодовых комбинаций и общее количество разрешенных и запрещенных кодовых комбинаций, меньше вероятности появления на выходе первого элемента запрета каждого одиночного символа 1 длительностью Δτ₂, соответствующего запрещенной кодовой комбинации, которая равна а поскольку то первый накапливающий сумматор по сравнению со вторым накапливающим сумматором достигнет результата счета установленного порогового числа W_r, первым, в результате первым сработает третий блок сравнения, перепад напряжения с выхода которого подают на вход первого формирователя импульса, выходной импульсный сигнал которого подают через первый вход второго элемента «ИЛИ» на входы сброса первого и второго накапливающих сумматоров, обнуляя их, и процесс и процесс счета одиночных двоичных чисел «1» повторяют, одновременно импульсный сигнал с выхода первого формирователя импульса подают через второй вход первого элемента «ИЛИ» на второй дополнительный управляющий вход решающего узла и вход сброса блока регистров сдвига для обнуления первого блока памяти решающего узла и блока регистров сдвига, после этого начинают поиск нового временного положения позиции синхронизма, импульсный сигнал с выхода первого формирователя импульса подают также на первый вход первого триггера, устанавливая его в «единичное» состояние, подтверждая тем самым обнаружение сбоя синхронизма кодовых комбинаций, с выхода первого триггера разрешающий «единичный» уровень подают на первый дополнительный управляющий вход решающего узла, снимая блокировку с выхода второго элемента «И» и с его выхода импульсный сигнал синхронизации может поступать на выход решающего узла после обнаружения новой временной позиции синхронизма.

Кроме того, опознаватель синхросигнала содержит последовательно соединенные третий элемент задержки, формирователь управляющих импульсов, счетчик управления, дешифратор, третий элемент «ИЛИ» и второй триггер, первый выход которого подают на вход сброса счетчика управления, другой вход второго триггера соединяют с входом четвертого элемента задержки, выход которого подключают к первому входу третьего триггера, выход которого является выходом опознавателя синхросигнала, тактовым входом и дополнительным выходом которого являются соответственно вход и выход третьего элемента задержки, выход которого дополнительно подключают к другому входу второго триггера, кроме того, опознаватель синхросигнала содержит n-разрядный регистр сдвига с порядковыми номерами разрядов i = 1, 2, …, n, соответствующими порядку их следования - от старшего выходного разряда - при i = 1, к младшему входному разряду, который является информационным входом опознавателя синхросигнала - при i = n, блок памяти разрешенных кодовых комбинаций (БПРКК) с аналогичными порядковыми номерами n выходов, соответствующими порядку следования двоичных символов с порядковыми номерами i = 1, 2, …, n в каждой кодовой комбинации входного сигнала, адресный вход которого подключают дополнительно к выходу счетчика управления, а также n элементов равнозначности с такими же порядковыми номерами i = 1, 2, …, n, и третий элемент «И», выход которого подключают к первому входу второго элемента запрета, второй вход которого подключают дополнительно к выходу формирователя управляющих импульсов, а выход второго элемента запрета объединяют с другим входом третьего элемента «ИЛИ» и вторым входом третьего триггера, первый и второй входы каждого элемента равнозначности с соответствующим порядковым номером i подключают соответственно к разрядному выходу с таким же порядковым номером i n-разрядного регистра сдвига и выходу БПРКК с таким же порядковым номером i, а выходы всех n элементов равнозначности подключают к соответствующим n входам третьего элемента «И», (n + 1)-й вход которого подключают к второму выходу второго триггера.

Сопоставительный анализ с прототипом показывает, что введение существенных отличительных признаков составляет новизну и позволяет, как будет показано ниже, решить поставленные задачи.

Рассмотрим эффективность предлагаемого изобретения на примере функционирования устройства синхронизации кодовых комбинаций для приема двоичной последовательности, закодированной гипотетическим равномерным кодом (5,2), схема электрическая структурная которого приведена на фиг.1. На фиг.2 приведены временные диаграммы работы устройства.

Устройство синхронизации кодовых комбинаций содержит опознаватель синхросигнала 1, первый элемент запрета 2₁, первый элемент «И» 3₁ сумматор 4, блок регистров сдвига 5, решающий узел 6, формирователь цикловых импульсов 7, счетчик циклов 8, первый элемент «ИЛИ» 9₁, первый блок выбора порога 10₁ и второй блок выбора порога 10₂.

На тактовый и информационный входы устройства, которыми являются тактовый и информационный входы опознавателя синхросигнала 1, поступают соответственно последовательность тактовых импульсов и двоичная последовательность n-символьных кодовых комбинаций равномерного гипотетического кода (5,2). Выход опознавателя синхросигнала 1 объединен с первыми входами первого элемента запрета 2₁ и первого элемента «И» 3₁, а также первым входом сумматора 4, выход которого подключен к сигнальному входу блока регистров сдвига 5, основной и дополнительный выходы которого подключены соответственно к второму входу сумматора 4 и сигнальному входу решающего узла 6, тактовый вход которого объединен с соответствующими входами блока регистров сдвига 5 и формирователя цикловых импульсов 7, выход которого, являющийся выходом устройства, объединен с вторыми входами первого элемента запрета 2₁, первого элемента «И» 3₁ и с входом счетчика циклов 8. Вход сброса формирователя цикловых импульсов 7 объединен с первым входом первого элемента «ИЛИ» 9₁ и выходом решающего узла 6, управляющий вход которого подключен к выходу первого блока выбора порога 10₁, адресный вход которого объединен с адресным входом второго блока выбора порога 10₂.

Решающий узел 6 состоит из первого блока сравнения Hi, первого блока памяти 12₁, первого блока вычитания 13₁, второго блока сравнения 11₂, счетчика сравнения 14 и второго элемента «И» 3₂, причем сигнальным входом решающего узла является первый вход первого блока вычитания 13₁, объединенный с входом данных первого блока памяти 12₁ и первым входом первого блока сравнения 11₁, выход которого соединен с входом управления первого блока памяти 12₁, выход которого объединен со вторыми входами первого блока сравнения 11₁ и первого блока вычитания 13₁, выход которого подключен к входу второго блока сравнения 11₂, выход которого подключен к входу сброса счетчика сравнения 14, выход которого подключен к первому входу второго элемента «И» 3₂, выход которого является выхода решающего узла 6, управляющим, тактовым и первым дополнительным управляющим входами которого являются соответственно второй вход второго блока сравнения 11₂, тактовый вход счетчика сравнения 14 и второй вход второго элемента «И» 3₂.

Устройство также содержит второй элемент «ИЛИ» 9₂, первый триггер 15₁ и последовательно соединенные первый накапливающий сумматор 16₁, третий блок сравнения 11₃ и первый формирователь импульса 17₁, выход которого объединен со вторым входом первого элемента «ИЛИ» 9₁ и первыми входами второго элемента «ИЛИ» 9₂ и первого триггера 15₁, выход которого подключен к первому дополнительному управляющему входу решающего узла 6, второй дополнительный управляющий вход которого, являющийся входом сброса первого блока памяти 12₁ решающего узла 6, объединен с входом сброса блока регистров сдвига 5 и выходом первого элемента «ИЛИ» 9₁.

Кроме того, устройство содержит последовательно соединенные второй блок вычитания 13₂, второй накапливающий сумматор 16₂, четвертый блок сравнения 11₄ и второй формирователь импульса 17₂, выход которого объединен с вторыми входами первого триггера 15₁ и второго элемента «ИЛИ» 9₂, выход которого объединен с входами сброса первого и второго накапливающих сумматоров (16₁, 16₂).

Устройство содержит также первый и второй элементы задержки (18₁, 18₂), а также третий накапливающий сумматор 16₃, выход которого подключен к входу данных второго блока памяти 12₂, вход управления которого объединен с выходом счетчика циклов 8 и входом первого элемента задержки 18₁, выход которого подключен к входу сброса третьего накапливающего сумматора 16₃, а выход второго блока памяти 12₂, подключен дополнительно к адресному входу второго блока выбора порога 10₂, выход которого объединен с другими входами третьего и четвертого блоков сравнения (11₃, 11₄), входы синхронизации первого, второго и третьего накапливающих сумматоров (16₁, 16₂, 16₃) объединены с выходом второго элемента задержки 18₂, вход которого подключен дополнительно к выходу формирователя цикловых импульсов 7, тактовый вход которого, дополнительно подключен к дополнительному выходу опознавателя синхросигнала 1, выход первого элемента «И» 3₁ подключен к первому входу второго блока вычитания 13₂, второй вход которого объединен с выходом элемента запрета 2₁ и сигнальными входами первого и третьего накапливающих сумматоров (16₁, 16₂).

Опознаватель синхросигнала 1 содержит последовательно соединенные третий элемент задержки 18₃, формирователь управляющих импульсов 19, счетчик управления 20, дешифратор 21, третий элемент «ИЛИ» 9₃ и второй триггер 15₂, первый выход которого подключен к входу сброса счетчика управления 20, а другой вход второго триггера 15₂ соединен с входом четвертого элемента задержки 18₄, выход которого подключен к первому входу третьего триггера 15₃, выход которого является выходом опознавателя синхросигнала 1, тактовым входом и дополнительным выходом которого являются соответственно вход и выход третьего элемента задержки 18₃, выход которого дополнительно подключен к другому входу второго триггера 15₂,

Кроме того, опознаватель синхросигнала 1 содержит (n = 5)-разрядный регистр сдвига 22 с порядковыми номерами разрядов i = 1, 2, …, 5, соответствующими порядку их следования - от старшего выходного разряда - при i = 1, к младшему входному разряду, который является информационным входом опознавателя синхросигнала - при i = 5, блок памяти разрешенных кодовых комбинаций (БПРКК) 23 с аналогичными порядковыми номерами выходов, соответствующими порядку следования двоичных символов с порядковыми номерами i = 1, 2, …, 5 в каждой кодовой комбинации входного сигнала, адресный вход БПРКК дополнительно подключен к выходу счетчика управления 20, а также n = 5 элементов равнозначности (24₁, …, 24₅) с такими же порядковыми номерами i = 1, 2, …, 5, и третий элемент «И» 3₃, выход которого подключен к первому входу второго элемента запрета 2₂, второй вход которого дополнительно подключен к выходу формирователя управляющих импульсов 19, а выход второго элемента запрета 2₂ объединен с другим входом третьего элемента «ИЛИ» 9₃ и вторым входом третьего триггера 15₂, первый и второй входы каждого элемента равнозначности (24₁, …, 24₅) с соответствующим порядковым номером i подключены соответственно к разрядному выходу 5-разрядного регистра сдвига 22 с таким же порядковым номером i и выходу БПРКК 23 с таким же порядковым номером i, а выходы всех 5 элементов равнозначности (24₁, …, 24₅) подключены к соответствующим 5 входам третьего элемента «И» 3₃, 6-й вход которого подключен к второму выходу второго триггера 15₂.

Устройство синхронизации кодовых комбинаций работает следующим образом.

Принимаемая двоичная последовательность, закодированная гипотетическим равномерным 5-символьным кодом (5,2), выбранным для более наглядного представления работы устройства, подается на информационный вход 5-разрядного регистра сдвига 22, который является информационным входом опознавателя синхросигнала 1 и устройства (фиг.1) в целом. Здесь каждая кодовая комбинация содержит n=5 двоичных символов с порядковыми номерами i = 1, 2, …, 5, из них k = 2 информационных символа и n - k = 3 проверочных (корректирующих) символа.

На фиг.2 приведены временные диаграммы работы устройства при приеме отрезка двоичной последовательности, состоящего из двух следующих друг за другом разрешенных кодовых комбинаций гипотетического кода (5,2) вида: 11011 и 01011 (фиг.2, б) из N_o=2^k=4 возможных разрешенных кодовых комбинаций, например, с условными порядковыми номерами j=1,2,3,4: 1) 00110, 2) 10011, 3) 11011, 4) 01011. Здесь из общего количества N_общ - 2ⁿ=32 возможных кодовых комбинаций N_общ - N_o - 28 являются запрещенными. В качестве источника цикловой синхронизирующей информации в данном случае используется последовательность из N₀<N_общ разрешенных кодовых комбинаций, при этом длительность каждого цикла Т_ц равна длительности одной кодовой комбинации, т.е. Т_ц=n (двоичных символов).

Под действием тактовых импульсов (ТИ), поступающих на тактовый вход опознавателя синхросигнала 1 (фиг.2, а), входная двоичная последовательность (фиг.2, б) продвигается по разрядам 5-разрядного регистра сдвига 22 с порядковыми номерами разрядов i=1,2,5,4,5. На фиг.2, в зафиксировано синхронное состояние первого цикла Т_ц1 входной двоичной последовательности в разрядах 5-разрядого регистра сдвига 22 после поступления соответствующего - 1-го, тактового импульса (фиг.2, а), когда 1-й двоичный символ первой кодовой комбинации размещается в 1-м разряде регистра сдвига 22, 2-й символ - во 2-м разряде этого регистра сдвига и т.д.. Таким образом, кодовая комбинация первого цикла Т_ц1 с условным порядковым номером j=3, т.е. 3) 11011, полностью размещается в разрядах 5-разрядного регистра сдвига 22. После поступления следующих ТИ данного цикла в синхронном состоянии (в 5-разрядном регистре сдвига 22) будет находиться следующая кодовая комбинация второго цикла Т_ц2. - 4) 01011 и т.д. При этом в каждом из элементов равнозначности 24₁,…,245 с порядковым номером i=1,2,5,4,5, в котором к двум его входам подключены соответственно разрядный выход 5-разрядого регистра сдвига 22 с таким же порядковым номером и выход блока памяти разрешенных кодовых комбинаций (БПРКК) 23 с таким же порядковым номером, производится сравнение значений логических уровней (напряжений) i-го символа (0 или 1) кодовой комбинации регистра сдвига 22 и i-го символа каждой из N_o разрешенных кодовых комбинаций, последовательно коммутируемых в БПРКК 23 в пределах соответствующего тактового интервала длительностью Т (фиг.2, а).

БПРКК может состоять, например, из N_o n-разрядных регистров хранения [11], каждому из которых присвоен условный порядковый номер j=1,2,…, N_o с соответствующим адресом в цифровой форме, и в разряды каждого из которых с порядковыми номерами, аналогичными порядковым номерам разрядов n-разрядного регистра сдвига 22, записана посимвольно соответствующая разрешенная кодовая комбинация с условным порядковым номером j и порядковыми номерами символов, совпадающих с порядковыми номерами разрядов, в которых они записаны. При поступлении на адресный вход БПРКК выбранного адреса j в цифровой форме, n разрядных выходов соответствующего j-го регистра хранения с помощью устройств коммутации подключаются к соответствующим n выходам БПРКК, порядковые номера которых совпадают с порядковыми номерами разрядов каждого из n-разрядных регистра хранения.

В качестве БПРКК также может быть использовано перепрограммируемое постоянное запоминающее устройство (ППЗУ), в n-разрядные ячейки памяти которого записаны (прошиты) разрешенные кодовые комбинации с учетом порядка записи символов кодовых комбинаций, изложенного выше. Различные модификации ППЗУ широко выпускаются промышленностью многих стран мира в виде интегральных микросхем.

Под управлением счетчика управления 20 производится последовательная коммутация на выходы БПРКК логических уровней соответствующих символов разрешенных кодовых комбинаций в параллельном коде, каждая из которых записана в соответствующие n-разрядные ячейки памяти БПРКК по соответствующему адресу. Для этого при поступлении каждого тактового импульса (ТИ) с выхода третьего элемента задержки 18₂ (фиг.2, г), задержанного на некоторую величину τ относительно ТИ входной последовательности тактовых импульсов (фиг.2, а), на выходе формирователя управляющих импульсов 19 формируется последовательность из N_o+1=5 управляющих импульсов (фиг.2, д) в пределах каждого тактового интервала длительностью Т (фиг.2, а).

Формирование последовательности управляющих импульсов в формирователе управляющих импульсов 19 может осуществляться, например, с помощью D=2N_o+1 идентичных последовательно соединенных формирователей одиночных импульсов с порядковыми номерами d=1,2,3,…,D. Причем каждый последующий формирователь одиночного импульса выбранной длительности 2τ (фиг.2, д), запускается от заднего фронта импульса, формируемого предыдущим формирователем одиночного импульса, первый из которых с порядковым номером d=1, запускается от соответствующего ТИ с выхода третьего элемента задержки 18₃ (фиг.2, г). При этом выход каждого формирователя одиночного импульса с нечетным порядковым номером должен быть подключен к соответствующему входу элемента «ИЛИ», выход которого должен является выходом формирователя управляющих импульсов 19, формирующим последовательность из N_o+1-5 управляющих импульсов. Каждый формирователь одиночного импульса может быть выполнен, например, на основе мультивибратора. Возможны и другие варианты реализации формирователя 19.

В исходном состоянии (до прихода очередного ТИ с выхода третьего элемента задержки 18₃) второй триггер 15₂ установлен в «единичное» состояние, при котором с его первого выхода на вход сброса счетчика управления 20 поступает «единичный» логический уровень - лог. 1. При этом счетчик управления 20 установлен в «нулевое» состояние, при котором на каждом из его разрядных выходах, совокупность которых образует цифровой управляющий выход, фиксируется «нулевой» логический уровень - лог. 0. Этот «нулевой» управляющий цифровой сигнал («000») в параллельном коде, формируемый в данном случае из трех разрядных выходов счетчика управления 20, подается на адресный вход дешифратора 21 и БПРКК 23, который подключает на его выходы логические уровни 5-символьной кодовой комбинации в параллельном коде, которая оказалась записанной в n-разрядную ячейку памяти по «нулевому» адресу. При этом третий элемент «И» 3₃ при любой кодовой комбинации, записанной в БПРКК 22 по «нулевому» адресу, не срабатывает - на его выходе сохраняется лог. 0, поскольку блокируется «нулевым» логическим уровнем (лог.0), на 6-м входе этого элемента (вход блокировки), поступающим с второго выхода второго триггера 15₂.

Каждый очередной тактовый импульс с выхода третьего элемента задержи 18₃ устанавливает второй триггер 15₂ в «нулевое» состояние - лог.0, на первом его выходе (фиг.2, ж) и лог. 1 - на втором выходе. В результате на вход сброса счетчика управления 20 поступит лог. 0, разрешающий счет управляющих импульсов, поступающих на его тактовый вход. Одновременно на 6-й вход (вход блокировки) третьего элемента «И» 3₃ поступит лог.1, разрешая его срабатывание - формирование лог. 1 на его выходе при наличии лог.1 на каждом из других его 5-ти входах с выходов соответствующих элементов равнозначности 24₁,…,24₅. Кроме того, каждый очередной тактовый импульс запускает в соответствующем тактовом интервале формирование последовательности из N_o+1=5 управляющих импульсов с выхода формирователя управляющих импульсов 19 (фиг.2, д). Счетчик управления 20 в каждом тактовом интервале с приходом первого управляющего импульса производит счет одного импульса - на трех его разрядных выходах формируется управляющий цифровой сигнал «001» в двоичном коде, по которому БПРКК 23 обеспечивает коммутацию на свои 5 выходов логических уровней соответствующих символов разрешенной кодовой комбинации, хранящихся в n-разрядной ячейке памяти с условным порядковым номером j=1, т.е. 1) 00110 (фиг.2, з, и, к, л, м). Логические уровни символов этой комбинации сравниваются в элементах равнозначности 24₁,…,24₅ с логическими уровнями соответствующих символов кодовой комбинации, находящихся в данном тактовом интервале в соответствующих разрядах 5-разрядого регистра сдвига 22, т.е. 11011 (фиг.2, в). Если, хотя бы в одном из элементов равнозначности 24₁,…,24s имеет место несовпадение логических уровней на его входах, то на выходе этого элемента появится лог. 0, который блокирует срабатывание третьего элемента «И» 3₃. Соответственно на выходе этого элемента «И» 3₃ будет фиксироваться лог. 0, поступающий на первый вход второго элемента запрета 2₂, при котором на его выходе также будет фиксироваться лог. 0 при любых значениях логического уровня на другом его входе. При этом состояние второго триггера 15₂ не изменится, поскольку на выходе третьего элемента «ИЛИ» 9₃ также будет лог.0.

При поступлении 2-го управляющего импульса (фиг.2,.д) на вход счетчика управления 20, на его разрядных выходах появится число 2 в двоичном коде «010», по которому БПРКК 23 обеспечит коммутацию на свои выходы логических уровней соответствующих символов разрешенной кодовой комбинации, записанной в его память с условным порядковым номером j=2, т.е. 2) 10011 (фиг.2, з, и, к, л, м). Некоторые уровни символов этой кодовой комбинации, как и предыдущей кодовой комбинации, не совпадают с уровнями символов сравниваемой кодовой комбинации (11011), в результате на выходах соответствующих элементов равнозначности 24₁,…,24₅ фиксируются «нулевые» логические уровни (лог.0), любой из них блокирует срабатывание третьего элемента «И» 3₃, и состояние второго триггера 15₂ также не изменится.

При поступлении 3-го управляющего импульса с выхода формирователя управляющих импульсов 19, на выходе счетчика управления 20 появится число 3 в двоичном коде «011», по которому БПРКК 23 обеспечит коммутацию на свои выходы логических уровней соответствующих символов разрешенной кодовой комбинации с условным порядковым номером j=3, т.е. 3) 11011 (фиг.2, з, й, к, л, м). Логические уровни символов этой кодовой комбинации полностью совпадают с уровнями символов синхронной разрешенной кодовой комбинации (11011), полностью располагаемой в разрядах 5-разрядного регистра сдвига 22. В результате на выходе каждого элемента равнозначности 24₁,…,24₅ появится лог.1, в результате третий элемент «И» 3₃ срабатывает - на его выходе появляется лог.1, который подается на вход второго элемента запрета 2₂. На выходе этого элемента запрета и на выходе третьего элемента «ИЛИ» 9₃ (фиг.2, е) будет сохраняться лог. 0 до окончания действия 3-го управляющего импульса длительностью 2τ. С приходом лог. 0 на второй вход второго элемента запрета 2₂ с выхода формирователя импульсов 19 после окончания 3-го управляющего импульса, на выходе второго элемента запрета 2₂ и на выходе третьего элемента «ИЛИ» 9з появится лог.1. Этот лог.1 устанавливает второй триггер 15₂ в исходное состояние, обнуляя счетчик управления 20 и блокируя третий элемент «И» 3₃, из-за чего лог.1 на выходе второго элемента запрета 2₂ и третьего элемента «ИЛИ» 9₃ обрывается, и на выходе третьего элемента «ИЛИ» 9₃ формируется узкий импульс (фиг.2, е). Одновременно по переднему фронту этого импульса третий триггер 15₃ устанавливается в «единичное» состояние, и лог.1 с его выхода поступает на выход опознавателя синхросигнала 1. На этом процесс обнаружения разрешенной кодовой комбинации в данном (первом) тактовом интервале считается завершенным, т.к. обнаружена разрешенная кодовая комбинация 11011.

Перед приходом следующего, 2-го ТИ с выхода третьего элемента задержки 18₃, двоичная последовательность в 5-разрядном регистре сдвига 22 под действием 2-го ТИ на входе опознавателя синхросигнала 1 (фиг.2, а) сдвигается на один разряд - на временной диаграмме (фиг.2, г) такой сдвиг означает сдвиг в левую сторону. В данном случае в разрядах 5-разрядного регистра сдвига 22 будет находиться запрещенная кодовая комбинация 10110. С приходом 2-го ТИ с выхода третьего элемента задержки 18₃ триггеры 15₂ (фиг.2, ж) и 15₃ устанавливаются в нулевое состояние, причем, третий триггер 15₃ (фиг.2, о) устанавливается в «нулевое» состояние с задержкой 4₂, определяемой четвертым элементом задержки 184 (фиг.2, н). При этом на выход опознавателя синхросигнала 1 поступает сформированный третьим триггером 15з импульсный отклик (фиг.2, о), соответствующий во времени первой разрешенной кодовой комбинации 1-го цикла Т_ц1.

Одновременно с приходом 2-го ТИ с выхода третьего элемента задержки 18₃ во 2-м тактовом интервале начинается процесс, аналогичный процессу в предыдущем 1-м тактовом интервале. Однако, поскольку запрещенная кодовая комбинация 10110, находящаяся в данном тактовом интервале в разрядах 5-разрядого регистра сдвига 22 не совпадает ни с одной разрешенной кодовой комбинацией БПРКК, то третий элемент «И» 3₃. не срабатывает после поступления каждого из четырех управляющих импульсов (фиг.2, д) на вход счетчика управления 20. Поэтому этот счетчик начинает счет следующего (максимально возможного) 5-го управляющего импульса. При этом, как только на выходе счетчика управления 20 появляется управляющий цифровой сигнал «101» (число 5 в двоичном коде), на которое реагирует дешифратор 21, и на выходе этого дешифратора появится лог. 1. Этот «единичный» логический уровень, проходя через третий элемент «ИЛИ» 9₃, устанавливает второй триггер 15₂ в исходное состояние, обнуляя счетчик управления 20, из-за чего лог.1 на выходах дешифратора 21 и третьего элемента «ИЛИ» 9₃ обрывается, и на выходе третьего элемента «ИЛИ» 9₃ формируется узкий импульс (фиг.2, е). Это означает, что при поступлении 2-го ТИ на вход опознавателя синхросигнала 1 (фиг.2, а) в 5-ти разрядах регистре сдвига 22 размещается в течение 2-го тактового интервала запрещенная кодовая комбинация, в данном случае - 10110.

Аналогичные действия происходят и при поступлении на вход опознавателя синхросигнала 1 3-го, 4-го и 5-го ТИ первого цикла Т_ц1, за исключением того, что на выходе опознавателя синхросигнала 1 импульсный отклик отсутствует (фиг.2, о). В этих случаях в регистре сдвига 22 будут размещаться последовательно следующие запрещенные кодовые комбинации: 01101, 11010, 10101,

При поступлении следующего ТИ, которым является 1-й тактовый импульс 2-го цикла Т_Ц2 (фиг.2, а), в 5-разрядном регистре сдвига 22 будет размещаться разрешенная кодовая комбинация 01011, копия которой хранится в БПРКК с условным порядковым номером j=4. Процесс обнаружения в пределах 1-го тактового интервала 2-го цикла Т_Ц2 в разрядах регистра сдвига 22 другой разрешенной кодовой комбинации 01011 аналогичен ранее приведенному процессу обнаружения разрешенной кодовой комбинации 11011 в пределах 1-го тактового интервала 1-го цикла Т_ц1. Отличие заключается только в том, что обнаружение разрешенной комбинации 01011 происходит при поступлении 4-го управляющего импульса с выхода формирователя импульсов 19 (фиг.2, д). При этом на выходе счетчика управления 20 появится число 4 в двоичном коде (100), по которому БПРКК 23 обеспечивает подключение на свои выходы логические уровни соответствующих символов разрешенной кодовой комбинации с условным порядковым номером j=4, т.е. 4) 01011 (фиг.2, з, и, к, л, м). Логические уровни символов этой кодовой комбинации полностью совпадают с уровнями символов синхронной кодовой комбинации (01011), полностью располагаемой в разрядах 5-разрядного регистра сдвига 22. Дальнейшие действия аналогичны изложенным выше при описании обнаружения разрешенной кодовой комбинации 11011 при поступлении 3-го управляющего импульса. При этом на выход опознавателя синхросигнала 1 поступает сформированный третьим триггером 15з импульсный отклик на разрешенную кодовую комбинацию (фиг.2, о), в результате на выходе опознавателя синхросигнала 1 формируется последовательность откликов на разрешенные кодовые комбинации (в том числе и возможные ложные отклики на ложные разрешенные комбинации).

Последовательность откликов с выхода опознавателя синхросигнала 1 подается на первый вход сумматора 4. На второй вход сумматора 4 с выхода блока регистров сдвига 5 подаются с тактовой частотой следования двоичные z-разрядные числа в параллельном коде.

Сумматор 4 представляет собой параллельный комбинационный сумматор [11], у которого младший разрядный вход первого слагаемого и z разрядных входов второго слагаемого являются соответственно первым и вторым входами сумматора 4, при этом другие (z - 1) разрядные входы первого входа подключены к источнику «нулевого» уровня.

Блок 5 регистров сдвига включает в себя z n-разрядных (n - число позиций в одном цикле или число символов в одной кодовой комбинации) регистров сдвига, у которых раздельно объединены тактовые входы и входы сброса. При этом объединенные тактовые входы и объединенные входы сброса регистров сдвига в составе блока регистров сдвига 5 являются соответственно тактовым входом и входом сброса блока регистров сдвига 5, а сигнальные входы, выходы последних разрядов и выходы первых разрядов всех z регистров сдвига являются соответственно сигнальным входом, выходом и дополнительным выходом блока регистров сдвига 5.

Таким образом, отклик опознавателя синхросигнала 1, имеющий место в i-ом тактовом интервале, складывается в сумматоре 4 с результатом предыдущего счета откликов на i-й позиции цикла, поступающим с выхода блока регистров сдвига 5, и новый результат счета откликов, больший на единицу прежнего, записывается в виде z-разрядного двоичного числа в первые разряды z регистров сдвига блока регистров сдвига 5.

При этом двоичное число, записанное до этого в первые разряды блока регистров сдвига 5, а также все остальные числа, хранящиеся в последующих однотипных разрядах, параллельно сдвигаются на один разряд, и с выхода блока регистров сдвига 5 на второй вход сумматора 4 поступает уже следующий результат счета откликов - на (i+1)-й позиции цикла, который перезаписывается в первые разряды блока регистров сдвига 5, а остальные числа, хранящиеся в однотипных разрядах блока 5 регистров сдвига, сдвигаются на один разряд и т.д. т.е. блок регистров сдвига 5 обеспечивает запоминание результатов счета откликов на каждой позиции цикла в течение длительности цикла. При этом величина z определяет емкость памяти результатов счета.

Одновременно результаты счета откликов на каждой из позиций цикла с дополнительного выхода блока регистров сдвига 5 последовательно поступают на сигнальный вход решающего узла 6. В решающем узле 6, например, на i-м тактовом интервале, двоичное число в параллельном коде, представляющее текущий результат счета откликов на i-й позиции цикла, одновременно подается на соответствующие входы первого блока сравнения 11₁, первого блока памяти 12₁ и первого блока вычитания 13₁. В первом блоке сравнения 11₁ входное число сравнивается с двоичным числом, хранящимся в первом блоке памяти 12₁ и, если оно превышает число первого блока 12₁ памяти, то на выходе первого блока 11₁ сравнения формируется импульс, который поступая на вход управления первого блока 12₁ памяти, обеспечивает стирание прежнего и запись нового (входного) числа. После этого на входах первого блока 11₁ сравнения оказываются равные двоичные числа. Если же входное число равно или меньше числа, хранящегося в первом блоке 12₁ памяти, то содержимого последнего не изменяется.

Таким образом, в первый блок 12₁ памяти перезаписывается наибольший текущий результат счета откликов на какой-либо позиции цикла, который далее сравнивается с результатами счета на последующих позициях цикла.

Получающаяся разность (между числом первого блока 12₁ памяти и входным числом) на выходе первого блока 13₁ вычитания 13₁ в виде двоичного числа в параллельном коде сравнивается во втором блоке сравнения 11₂ с пороговым числом M_r, поступающем на второй его вход (являющийся управляющим входом решающего узла 6) с выхода первого блока выбора порога 10₁. При этом, если число с выхода первого блока вычитания 13₁ меньше порогового числа M_r, то с выхода второго блока сравнения 11₂ на вход сброса счетчика сравнения 14 поступает «единичный» (запрещающий) потенциал, который устанавливает и удерживает его в «нулевом» состоянии. В противоположном случае, когда в i-м тактовом интервале число с выхода первого блока вычитания 13₁ равно или больше числа M_r, то с выхода второго блока сравнения 11₂ поступает «нулевой» (разрешающий) потенциал, и счетчик 14 сравнения производит счет одного тактового импульса, поступающего на его тактовый вход, являющийся тактовым входом решающего узла 6. При этом, если наибольшее двоичное число, записанное в первый блок памяти 12₁, в каком-либо j-м тактовом интервале и соответствующее результату накопления на j-й позиции цикла, будет превышать на величину равную или большую порогового числа M_r, поступающего с управляющего входа решающего узла, каждое из n-1 последующих чисел, поступающих друг за другом с дополнительного выхода блока регистров сдвига 5, то счетчик 14 сравнения произведет счет следующих подряд n-1 тактовых импульсов, поступающих с тактового входа решающего узла, после чего на его выходе формируется импульсный сигнал синхронизации. Этот сигнал, поступает через первый вход второго элемента «И» 3₂ на выход решающего узла, если на его первый дополнительный решающий вход, которым является второй вход второго элемента «И» 3₂, поступает «единичный» логический уровень с выхода первого триггера 15₁. С выхода решающего узла 6 импульсный сигнал синхронизации поступает через первый вход первого элемента ИЛИ 9₁ на вход сброса первого блока памяти 12₁, являющийся вторым дополнительным управляющим входом решающего узла 6, и вход сброса блока регистров сдвига 5, обнуляя их и на вход сброса формирователя цикловых импульсов 7, устанавливая фазу выходной последовательности цикловых импульсов 7 в синхронное состояние с последовательностью кодовых комбинаций входного сигнала. Одновременно с выхода решающего узла сигнал синхронизации поступает через третий вход второго элемента «ИЛИ» на входы сброса первого и второго накапливающих сумматоров, обнуляя их. Приведенный выше процесс поиска цикловой фазы или временного положения позиции синхронизма принимаемой двоичной последовательности с коррекцией фазы выходных цикловых импульсов проводится только тогда, когда обнаружен сбой синхронизма кодовых комбинаций. Процессы установления сбоя и восстановления синхронизма в данном устройстве будут рассмотрены ниже.

Процесс формирования пороговых чисел для решающего узла 6 производится следующим образом.

На первые входы первых элементов запрета 2₁ и «И» 3₁ поступают импульсы (отклики) опознавателя синхросигнала 1 (фиг.2, о), а на вторые их входы - импульсы формирователя цикловых импульсов 7 (фиг.2, п). В режиме синхронизма совместное взаимодействие каждого из этих импульсов происходит на временном интервале длительностью 4 т, отсчитываемом относительно заднего фронта импульса с выхода опознавателя синхросигнала 1 (фиг.2, о). Поэтому длительность выходных импульсов элементов запрета 2₁ и «И» 3₁, которую в дальнейшем необходимо учитывать в каждом цикловом интервале входного сигнала не должна превышать интервал времени длительностью 4τ (фиг.2, о, п, р, с, т).

При этом на выходе первого элемента «И» 3₁ формируется одиночный двоичный символ 1 длительностью 4τ (фиг.2, р), если отклик опознавателя синхросигнала 1 не искажен - это означает, что соответствующая разрешенная кодовая комбинация принята правильно. В противном случае, на выходе первого элемента «И» 3₁ вместо символа 1 длительностью 4τ появится символ 0 длительностью 4τ, если отклик искажен, т.е. отклик отсутствует во время действия соответствующего циклового импульса.

На выходе первого элемента запрета 2₁ формируется символ 1 длительностью 4τ, если отклик искажен. В противном случае, на выходе первого элемента запрета 2₁ вместо символа 1 длительностью 4τ, появится символ 0 длительностью 4τ (фиг.2, с), если отклик не искажен.

Подсчитывая число R искаженных откликов в течение времени счета довольно большого Q числа цикловых импульсов, можно с определенной степенью точности периодически определять вероятность (частость) ошибочного приема разрешенной кодовой комбинации по формуле Р_ОРК ≈ R/Q, т.е. производить текущую оценку степени искажений n-элементных кодовых комбинаций.

Для этого на вход младшего разряда сигнального входа каждого из накапливающих сумматоров 16₁ и 16₃, подается с выхода второго элемента запрета 2₂ либо двоичный символ 0 (фиг.2, с), либо двоичный символ 1, каждый длительностью 4τ. Остальные разрядные входы сигнальных входов накапливающих сумматоров 16₁ и 16₃ подключены к источнику «нулевого» уровня. Соответственно поступающий на входы этих устройств двоичный символ 1, либо двоичный символ 0, каждый длительностью 4τ совместно с символами 0 на остальных разрядных входах сигнальных входах следует считать как число один, либо число ноль каждое параллельном в двоичном коде, действующее на временном отрезке длительностью 4τ с условным обозначением «1» и «0» соответственно. Каждый из накапливающих сумматоров 16₁ и 16₃, в том числе и второй накапливающий сумматор 16₂, обладает селективными свойствами, т.е. позволяет производить операции сложения чисел в двоичном коде, подаваемых последовательно на их сигнальные входы только в пределах интервала, не превышающего длительность (в данном случае) 4τ в каждом цикловом интервале длительностью Т_ц (фиг.2, с), поскольку тактируются задержанными на время 2τ во втором элементе 18₂ задержки цикловыми импульсами (фиг.2, т) с выхода формирователя 7.

Это объясняется тем, что каждый накапливающий сумматор (16₁,16₂,16₃) состоит из устройства сложения (комбинационного сумматора, либо арифметического устройства - АУ), выходные разряды которого подключены к соответствующим разрядным входам регистра хранения, разрядные выходы которого подключены к соответствующим разрядным входам цифрового входа устройства сложения [11]. Суммируемое число, например, «1» (один) в двоичном коде подается на другой цифровой вход (сигнальный вход) устройства сложения. Результат сложения, на единицу больший прежнего числа, хранящегося в соответствующем регистре хранения, появляется на выходе соответствующего устройства сложения. Этот результат перезаписывается в регистр хранения вместо прежнего числа в каждом накапливающем сумматоре, только при поступлении на вход синхронизации каждого накапливающего сумматора переднего фронта циклового импульса, задержанного во втором элементе задержки 18₂ на время 2τ (фиг.2, т) и совпадающего с интервалом 4τ. Другие уровни, действующие на входе младшего разряда сигнального входа каждого накапливающего сумматора до или после указанного временного интервала 4τ (фиг.2, с), на результаты суммирования влияния не оказывают.

Следует отметить, что при использовании в качестве устройства сложения АУ, в накапливающих сумматорах обеспечивается и сложение и вычитание чисел в двоичном коде, подаваемых на сигнальный вход, т.е. алгебраическое сложение положительных и отрицательных чисел [11].

Таким образом, с помощью третьего накапливающего сумматора 16₃ производится подсчет R искаженных разрешенных кодовых комбинаций, а с помощью счетчика циклов 8 - общее число Q цикловых импульсов (ЦИ) или кодовых комбинаций. Емкость счетчика циклов 8 выбирается равной величине Q, поэтому после счета каждых Q ЦИ на его выходе формируется одиночный импульс, поступающий на вход управления второго блока памяти 12₂ и на вход сброса третьего накапливающего сумматора 16₃ через первый элемент задержки 18₁ на время 2τ. В результате во второй блок памяти 12₂ записывается новый результат счета R искаженных разрешенных кодовых комбинаций с выхода третьего накапливающего сумматора 16₃, после чего этот накапливающий сумматор обнуляется и процесс подсчета количества R искаженных разрешенных кодовых комбинаций и Q цикловых импульсов повторяется.

Первый блок выбора порога 10₁ в зависимости от записанного во второй блок памяти 12₂ двоичного числа R производит выбор определенного двоичного порогового числа M_r, которое с его выхода в параллельном коде подается на управляющий вход решающего узла 6.

Таким образом, в течение времени счета каждых Q циклов в решающий узел 6 подается определенное пороговое число Mr, которое может принимать в каждом конкретном случае одно из дискретных значений (градаций) в зависимости от качества приема кодовых комбинаций. Необходимое число градаций порогового числа Mr выбирается из расчета поддержания вероятности ложного срабатывания устройства (ложного обнаружения синхронизма) в требуемых пределах при различных изменений величины При этом закон формирования конкретных значений пороговых чисел Mr первым блоком 10₁ выбора порога символически можно записать в виде

де F - заранее выбранное правило для первого блока выбора порога 10₁, по которому величине Р_ОРК ≈ R/Q, принимающей значение в пределах r-го интервала измерений, приводится в соответствие вполне определенное значение порогового числа M_r;

A_r и B_r - соответственно нижняя и верхняя границы величины для Р_ОРК r-го интервала.

Соответственно требуемая помехоустойчивость устройства, которая определяется вероятностью ложного срабатывания, обеспечивается выбором закона формирования пороговых чисел Mr для первого блока выбора порога 10₁ по соответствующим измеренным значениям величины Р_ОРК, попадающим в пределы какого-либо r-го интервала с границами A_r и B_r, по принципу: чем больше величина Р_ОРК, тем большим должно быть пороговое число M_r.

Величина Q, определяющая коэффициент счета счетчика 8 циклов, должна выбираться, с одной стороны, достаточно большой, для того, чтобы обеспечить требуемую точность оценки вероятности ошибки Р_ОРК разрешенной кодовой комбинации, с другой стороны - достаточно малой, чтобы обеспечить измерение величины Р_ОРК в пределах между двумя сбоями синхронизма кодовых комбинаций и слежение за изменениями условий связи. Если считать, что сбои синхронизма кодовых комбинаций происходят относительно редко, т.е. через интервалы времени, намного превышающие время счета Q цикловых импульсов (что имеет место на практике), то величина Q может быть выбрана в следующем виде [9]:

где B₁ - верхняя граница величины в пределах первого интервала измерений, который соответствует наименьшему пороговому числу M_r;

] [ - означает округление до целого числа.

Как было указано выше, поиск цикловой фазы или временной позиции синхронизма входного сигнала и корректировка цикловой фазы выходного сигнала устройства выходным сигналом синхронизации решающего узла 6 производится тогда, когда с выхода первого триггера 15₁ начинает поступать лог. 1 на первый дополнительный управляющий вход решающего узла 6. Соответственно блокировка выходного сигнала синхронизации решающего узла 6 осуществляется при другом состоянии первого триггера 15₁, когда с его выхода поступает лог. 0, сигнализирующий установление синхронизма кодовых комбинаций.

Рассмотрим боле подробно установку логического уровня на выходе первого триггера 15₁ в каждое из двух состояний, определяющих режим работы устройства:

1) лог. 0 - установлен факт восстановления синхронизма кодовых комбинаций после корректирования фазы последовательности выходных импульсов формирователя цикловых импульсов 7 сигналом синхронизации решающего узла 6, после чего выход решающего узла 6 заблокирован;

2) лог. 1 - установлен факт сбоя синхронизма кодовых комбинаций, в результате выход решающего узла 6 разблокирован и производится поиск нового временного положения синхронизма.

Процесс установки первого триггера 15₁ в первое состояние (лог. 0) происходит следующим образом.

После завершения процесса поиска новой цикловой фазы сигнала или временного положения границ кодовых комбинаций и корректирования фазы выходных цикловых импульсов (фиг.2, п), как отмечалось выше, устанавливается синхронное временное соотношение между последовательностью откликов на выходе опознавателя синхросигнала 1 на разрешенные кодовые комбинации (фиг.2, о) и регулярно следующими цикловыми импульсами. При этом каждый отклик опознавателя синхросигнала 1 на разрешенную кодовую комбинацию должен совпадать во времени с соответствующим выходным импульсом формирователя цикловых импульсов 7 (фиг.2, п) в каждом цикле на интервале длительностью 4τ.

При этом требуется определить достоверность восстановления синхронизма и заблокировать выход решающего узла с целью исключения его ложного срабатывания. Для этого последовательность одиночных символов 1 и 0 с выхода первого элемента «И» 3₁ подается на вход младшего разряда первого входа второго блока вычитания 13₂, а на вход младшего разряда второго входа блока вычитания подается другая последовательность одиночных символов 0 и 1 с выхода первого элемента запрета 2₁, на остальные разрядные входы первого и второго входов второго блока вычитания 13₂ подаются символы 0 путем подключения их к источнику «нулевого» уровня. При этом на каждом из входов второго блока вычитания 13₂ поступающие символы 1 или 0 совместно с остальными символами 0 на других разрядных входах образуют, как и на сигнальных входах первого и третьего накапливающих сумматоров, двоичное число «1» или двоичное число «0» в параллельном коде длительностью 4τ. Двоичное число «1» или «0» длительностью 4τ на первом входе второго блока вычитания 13₂ является уменьшаемым, а двоичное число «0» или «1» длительностью 4τ на втором входе блока вычитания является вычитаемым, при этом на выходе второго блока вычитания 13₂ будет появляться либо первый результат вычитания: «1» - «0» = «1» - плюс единица в параллельном двоичном коде, если соответствующая разрешенная кодовая комбинация не искажена, либо второй результат вычитания: «0» - «1» = - «1» - минус единица в параллельном двоичном коде, если соответствующая разрешенная кодовая комбинация искажена. Соответственно с момента появления импульсного сигнала синхронизации на выходе решающего узла 6 вероятность появления на выходе первого элемента «И» 3₁ одиночного символа 1 или двоичного числа «1» на сигнальном входе второго накапливающего сумматора 16₂, соответствующего не искаженной или правильно принятой разрешенной кодовой комбинации становится больше вероятности появления на выходе первого элемента запрета 2₁ одиночного символа 1 или двоичного числа минус «1» на сигнальном входе этого сумматора 16₂, соответствующего искаженной или принятой с ошибками разрешенной кодовой комбинации при вероятности ошибки двоичного символа последовательности кодовых комбинаций Р_ос>0,5. При этом с помощью второго накапливающего сумматора 16₂ производят суммирование одиночных положительных чисел «1», соответствующих количеству неискаженных разрешенных кодовых комбинаций, которые поступают на его сигнальных вход и вычитание из них суммы одиночных отрицательных чисел - минус «1», соответствующих количеству искаженных разрешенных кодовых комбинаций. С помощью первого накапливающего сумматора 16₁ производят суммирование одиночных положительных чисел «1», соответствующих количеству искаженных разрешенных кодовых комбинаций, которые поступают на его сигнальный вход. Результаты счета с выходов первого и второго накапливающих сумматоров (16₁, 16₂) подаются на первые входы третьего и четвертого блоков сравнения (11₃,11₄) соответственно, на вторые входы которых подается пороговое число W_r с выхода второго блока выбора порога 10₂. При этом второй накапливающий сумматор 16₂ по сравнению с первым накапливающим сумматором 16₁ достигнет результата счета установленного порогового числа W_r первым, поскольку , в результате первым сработает четвертый блок сравнения 1₁, перепад напряжения с выхода которого подается на вход второго формирователя импульса 17₂, выходной импульсный сигнал которого подается через второй вход второго элемента «ИЛИ» 9₂ на входы сброса первого и второго накапливающих сумматоров (16₁, 16₂), обнуляя их, и процесс счета одиночных двоичных чисел «1» повторяется. Одновременно импульсный сигнал второго формирователя импульса 17₂, подается на второй вход первого триггера 15₁, устанавливая его в «нулевое» состояние, с выхода которого запрещающий «нулевой» уровень, подают на первый дополнительный управляющий вход решающего узла 6, блокируя выходной сигнал синхронизации и подтверждая тем самым достоверность восстановления синхронизма кодовых комбинаций. Рассмотрим процесс обнаружения сбоя синхронизма. При сбое синхронизма кодовых комбинаций при любых условиях связи можно предположить, что n-символьные комбинации двоичной последовательности размещаются в n-разрядном регистре сдвига (фиг.1) в момент поступления каждого ЦИ с выхода формирователя ЦИ 7 равновероятно. Тогда вероятность размещения ложной разрешенной кодовой комбинации в n-разрядном регистре сдвига в момент поступления ЦИ составляет величину Вероятность размещения в этом регистре сдвига любой другой (запрещенной) комбинации составляет Очевидно, что т.е. первый накапливающий сумматор 16₁ по сравнению с вторым накапливающим сумматором 16₂ достигнет результата счета установленного порогового числа W_r первым. При этом, чем больше информационных символов к содержится в одной разрешенной кодовой комбинации, т.е. чем меньше избыточность кода, определяемая как тем за большее время (в цикловых интервалах, каждый длительностью Т_ц) можно с заданной степенью достоверности определять сбой синхронизма кодовых комбинаций, используя предложенный алгоритм сравнительного накопления откликов опознавателя синхросигнала 1 на ложные разрешенные и запрещенные кодовые комбинации до выбранного порогового числа W_r. Например, при использовании кода с минимальной избыточностью (n,n-1) при k=n-1 (код с проверкой на четность или нечетность), вероятности и т.е. . Определить сбой синхронизма в этом случае практически невозможно без использования предложенного алгоритма сравнительного накопления откликов опознавателя синхросигнала 1 на выходах первого элемента запрета 2₁ и первого элемента «И» 3₁, преобразованных в одиночные двоичные числа для подсчета первым и вторым накапливающими сумматорами (16₁, 16₂). В этом случае, учитывая равные вероятности появления импульсов на выходах первого элемента запрета 2₁ и первого элемента «И» 3₁, в среднем, результат алгебраического сложения положительных и отрицательных одиночных двоичных чисел «1» и минус «1» вторым накапливающим сумматором 16₂ будет около нуля за выбранный интервал времени. При этом математическое ожидание числа ЦИ, которые требуется затратить для того, чтобы результат накопления откликов на запрещенные кодовые комбинации в виде одиночных двоичных чисел «1», подсчитываемым первым накапливающим сумматором 16₁ достиг порогового числа W_r, будет равно При увеличении избыточности кода путем уменьшения количества информационных символов (k<n-1) в разрешенной кодовой комбинации, возрастает вероятность при сбоях синхронизма. Соответственно, будет уменьшаться вышеприведенная величина т.е. первый накапливающий сумматор 16₁ при каждой конкретной величие первым достигнет результата счета установленного порогового числа W_r при любой избыточности кода. В результате первым сработает третий блок сравнения 11₃, перепад напряжения с выхода которого подается на вход первого формирователя импульса выходной импульсный сигнал которого подается на через первый вход второго элемента «ИЛИ» 9₂ на входы сброса первого и второго накапливающих сумматоров 16₁, 16₂, обнуляя их, и процесс счета одиночных двоичных чисел «1» повторяется. Одновременно импульсный сигнал первого формирователя импульса 11₇ подается на первый вход первого триггера 15₁, устанавливая его в «единичное» состояние, подтверждая достоверность сбоя синхронизма кодовых комбинаций С выхода первого триггера 15₁ разрешающий «единичный» уровень (лог.1) подается на первый дополнительный управляющий вход решающего узла 6, снимая блокировку импульсного сигнала синхронизации на выходе решающего узла 6. Кроме того импульсный сигнал первого формирователя импульсов 17₁ подается через второй вход первого элемента «ИЛИ» 9₁ на входы сброса, блока регистров сдвига 5 и первого блока памяти 12₁ решающего узла 6, обнуляя их. После этого начинается поиск нового временного положения позиции синхронизма.

Закон формирования конкретных значений пороговых чисел W_r вторым блоком выбора порога 10₂, как и для первого блока выбора порога 101 символически можно записать в виде

где F1 - заранее выбранное правило для второго блока выбора порога 10₂, по которому величине принимающей значения в пределах r-го интервала измерений, приводится в соответствии вполне определенное значение порогового числа W_r;

- соответственно нижняя и верхняя границы величины Р_ОРК для r-го интервала.

Соответственно требуемое быстродействие устройства при установлении факта сбоя синхронизма и достоверного установления факта восстановления синхронизма, обеспечивается выбором закона формирования пороговых чисел W_r для второго блока выбора порога 10₂ по соответствующим измеренным значениям величины попадающим в пределы какого-либо r-го интервала с границами по принципу: чем больше величина тем большим должно быть пороговое число W_r.

Для определения эффективности предлагаемого способа синхронизации кодовых комбинаций по отношению к известному способу синхронизации кодовых комбинаций - прототипу, необходимо сравнить между собой два устройства синхронизации кодовых комбинаций, схемы электрические структурные которых приведены на фиг.1 и в [10] соответственно, которые реализуют соответствующие сравниваемые способы. Сравнение необходимо проводить при работе сравниваемых устройств в равных условиях связи

В [10] приведены результаты моделирования работы известного устройства, реализующего известный способ кодовых комбинаций-прототипа, исходные данные и полученные характеристики которого следующие:

- количество двоичных символов в одном цикле, содержащем синхрогруппу из m=9 синхросимволов (000111011) составляет N=1200;

- длительность одного цикла или циклового интервала (ЦИ) Т_ц=2,5 мс;

- время восстановления синхронизма Т_ВС - 14,7 мс или количество ЦИ, требуемых для восстановления синхронизма G_BC=14,7 мс/2,5 мс=6 ЦИ;

- вероятность ложного установления синхронизма Р_лс=2,5⋅10^-3;

- вероятность ошибки двоичного символа Р_ош = 5⋅10^-2.

Предположим, что основная информация передается равномерным корректирующим кодом (9,5), и требуется обеспечить синхронизацию кодовых комбинаций при приеме информации. Для выполнения этой задачи, с использованием известного устройства [10], на передающей стороне в исходный передаваемый сигнал, представляющий собой двоичную последовательность 9-символьных кодовых комбинаций кода (9,5), требуется ввести цикловой 9-символьный (m=n) цикловой синхросигнал (периодически повторяемую среди 9-символьных информационных кодовых комбинаций синхрогруппу (000111011) с соответствующим увеличением скорости передачи двоичной последовательности. При этом передаваемый сигнал, используемый для сравнения параметров сравниваемых устройств, должен максимально соответствовать передаваемому сигналу, приведенному выше.

Поскольку длина цикла двоичной последовательности, содержащей цикловой синхросигнал, должна составлять N=1200 двоичных символов, то количество 9-символьных комбинаций, содержащихся в одном цикле (одной 9-символьной синхрогруппы и (L-1) 9-символьных информационных кодовых комбинаций), составляет величину L=N/m=1200/9=133,333 ≈ 133 ЦИ (или 9-символьных комбинаций). В данном случае каждый цикл или ЦИ должен состоять из 9-символьной синхрогруппы (111000011) и 132-х 9-символьных разрешенных информационных кодовых комбинаций. При этом длина цикла передаваемого сигнала N'=m⋅133=9⋅133=1197 (двоичных символов), что примерно равно N=1200 (двоичных символов). При вероятности ошибки двоичного символа Р_ош = 5⋅10^-2 такая структура испытательного сигнала с достаточной степенью точности соответствует двоичному сигналу, использованному при моделировании работы прототипа [10].

Проведем сравнение полученных в [10] результатов моделирования работы прототипа, например, по времени восстановления синхронизма Т_вс=14,5 мс=6 ЦИ с результатами, которые можно получить теоретически. В работе [6] на основе критерия максимума апостериорной вероятности получено аналитическое выражение, описывающее оптимальный алгоритм поиска временного положения позиции синхронизма (цикловой фазы) односимвольного циклового синхросигнала (ЦС) в составе потока информационных двоичных символов с параллельным анализом всех позиций цикла. При этом время поиска позиции синхронизма G_ПС (в ЦИ) или длительность интервала анализа, в конце которого следует производиться выбор искомой позиции цикла с вероятностью правильного выбора, определяемой величиной K, можно определить из соотношения [6]:

где символ] [означает округление до ближайшего целого числа;

K - отношение апостериорных вероятностей истинности альтернативных гипотез H₁ и Н₂, где гипотеза H₁ означает, что анализируемая i-ая позиция цикла соответствует фазе ЦС;

N - число позиций (двоичных символов) в цикле;

Р_п - вероятность правильного приема одиночного синхросимвола (Р_п>0,5);

Р_л - вероятность появления информационного символа, аналогичного синхросимволу (ложный синхросимвол) на любой из N-1 информационных позиций ЦИ, в большинстве случаев можно считать, что Р_л ≈ 0,5; а=(1-Р_л)/(1-Р_п).

Следует отметить, что все опознаватели синхросигнала имеют одинаковые для всех функциональные элементы, такие, как входной m-разрядный регистр сдвига, m элементов равнозначности, регистра хранения, элемента «И» например, как приведено на фиг.2. Соответственно и выходные сигналы различных опознавателей синхросигнала, в том числе и предлагаемого устройства и известного устройства, представляют собой двоичные последовательности откликов (символов) с односимвольным цикловым синхросигналом (периодически повторяемый среди других символов (откликов) «единичный» синхросимвол). В этой последовательности каждый синхросимвол, располагаемый на временной позиции синхронизма, представляет собой отклик опознавателя синхросигнала на синхрогруппу (разрешенную кодовую комбинацию) из m=n синхросимволов (информационных символов) с соответствующей вероятностью правильного приема синхрогруппы (разрешенной кодовой комбинации). Любой другой символ, последовательности откликов, временное положение позиции которого в цикле не соответствует позиции синхронизма, представляет собой отклик опознавателя синхросигнала на ложную синхрогруппу из m=n символов с соответствующей вероятностью обнаружения ложной синхрогруппы.

Поэтому выражение (1) справедливо и для определения времени поиска G_ПС (в ЦИ) позиции синхронизма в двоичной последовательности на выходе соответствующего опознавателя синхросигнала как для известного, так и для предлагаемого устройства. Для выходных сигналов опознавателей синхросигналов этих устройств вероятность появления отклика на синхрогруппу или разрешенную кодовую комбинацию должна определяться как вероятность правильного приема синхрогруппы из m синхросимволов Р_ПСГ с учетом коррекции искаженных синхросимволов или вероятность правильного приема разрешенной m-символьной кодовой комбинации Р_прк. Соответственно в выражении (1) следует провести замену вероятности правильного приема одиночного синхросимвола Р_п на Р_псг или Р_прк для расчета величины G_пс для прототипа и для предлагаемого устройства соответственно. Для определения G_пс предлагаемого устройства вероятность правильного приема разрешенной m-символьной кодовой комбинации равна

Здесь не учитывается некоторое увеличение вероятности Р_ПРК за счет возможного появления в регистре сдвига 22 в синхронном состоянии какой либо искаженной разрешенной кодовой комбинации, полностью совпадающей с одной из разрешенных комбинаций, записанных в блок памяти 23 (фиг.1), т.е. не учитывается трансформация одной разрешенной кодовой комбинации под действием помех в другую разрешенную кодовую комбинацию. Это упрощение заведомо незначительно ухудшает расчетные характеристики предлагаемого устройства при сравнении его с прототипом.

Однако в прототипе предусмотрено корректирование ошибочно принятых синхросимволов в каждой синхрогруппе из 9-ти синхросимволов. В [10] не указано количество корректируемых ошибочных синхросимволов в синхрогруппе 000111011 при вероятности ошибки двоичного символа Р_ОШ = 5⋅10^-2, поэтому примем максимально возможное число 2 (символа) для 9-символьной синрхрогруппы, т.е. возможно корректировать от 1-го до 2-х синхросимволов в синхрогруппе и в ложной синхрогруппе. Отклик на синхрогруппу может появиться на выходе опознавателя синхросигнала, например, в 1-ом тактовом интервале каждого цикла с определенной вероятностью на 9-символьную комбинацию с учетом возможной коррекции от 1 до 2 синхросимволов, в следующих случаях:

1. Когда 9 синхросимволов синхрогруппы, находящихся в опознавателе синхросигнала (9-разрядном регистре сдвига) совпадают с соответствующими 9 синхросимволами сравниваемой синхрогруппы (000111011) опознавателя синхросигнала (9-разрядного регистра хранения), при этом ошибок нет и коррекция ошибочных символов не производится. Вероятность такого события

2. Когда из 9 синхросимволов синхрогруппы, находящихся в опознавателе синхросигнала совпадают с соответствующими 8-ми синхросимволами сравниваемой синхрогруппы, а один ошибочный символ подлежит коррекции. Вероятность такого события

3. Когда из 9 синхросимволов синхрогруппы, находящихся в опознавателе синхросигнала совпадают с соответствующими 7-ми синхросимволами сравниваемой синхрогруппы, а два ошибочных символа подлежит коррекции. Вероятность такого события

Вероятность правильного обнаружения синхрогруппы с учетом возможной коррекции от 1-го до 2-х ошибочно принятых синхросимволов в одной синхрогруппе будет равна

При каждом сдвиге входного сигнала в регистре сдвига опознавателя синхросигнала относительно синхронного состояния, в разрядах регистра сдвига как прототипа, так и предлагаемого устройства будет размещаться с большой вероятностью случайный набор символов 1 и 0. Максимально возможное число 9-символьных комбинаций, каждая из которых может размещаться в 9-разрядном регистре сдвига равно Вероятность появления на выходе опознавателя синхросигнала прототипа ложного отклика на ложную синхрогруппу равна . Однако, с учетом коррекции до 2-х символов в 9-символьной комбинации, ложный отклик может появиться в любом тактовом интервале на одну из случайных 9-символьной комбинации, располагаемой в j-ом ТИ в 9-разрядном регистре сдвига опознавателя синхросигнала в следующих случаях:

1. Когда в 9-разрядном регистре сдвига в j-ом ТИ располагается 9-символьная комбинация, 9 символов которых совпадают с соответствующими 9 синхросимволами синхрогруппы (000111011) с выходов регистра хранения, коррекция «ошибочных» символов не производится. Вероятность такого события

2. Когда в 9-разрядном регистре сдвига в j-ом ТИ располагается 9-символьная комбинация, 8 символов которых совпадают с 8 из 9 синхросимволов синхрогруппы с выходов регистра хранения, а один «ошибочный» символ подлежит ложной коррекции. Вероятность такого события

3. Когда в 9-разрядном регистре сдвига в j-ом ТИ располагается 9-символьная комбинация, 7 символов которых совпадают с 7 из 9 синхросимволов синхрогруппы регистра хранения, а два «ошибочных» символа подлежит ложной коррекции. Вероятность такого события регистра хранения

Вероятность ложного обнаружения ложной синхрогруппы с учетом возможной коррекции от 1 -го до 2-х ложных ошибочных синхросимволов в одной ложной синхрогруппе будет равна

Поскольку в предлагаемом устройстве используется корректирующий код (9,5), то для обнаружения ложной кодовой комбинации, располагаемой в каждом тактовом интервале в регистре сдвига 22 опознавателя синхросигнала 1, производится последовательное сравнение с ней в каждом тактовом интервале разрешенных кодовых комбинаций с выходов блока памяти 23 (фиг.1). При этом вероятность появления на выходе опознавателя синхросигнала 1 предлагаемого устройства ложного отклика на ложную разрешенную кодовую комбинацию будет равна

Для вычисления количества G_пс ЦИ при работе известного устройства в выражении (1) в основании логарифма а = (1 - Р_л)/(1 - Р_п) вероятности Р_л и Р_п должны быть заменена на соответственно, т.е.

При этом выражение (1) должно быть записано в следующем виде

где

Для устройств синхронизации, реализующих оптимальный алгоритм поиска ЦС [6], к которым относятся и сравниваемые устройства, минимальное значение времени поиска (в ЦИ) величины G_пc из (6) в соответствии с работой [8] необходимо выбирать следующим образом В соответствии с результатами расчета величина G_пc при K=1 определена в (7), следовательно

При расчетном значении величины отношение апостериорных вероятностей истинности альтернативных гипотез H₁ и Н₂, где гипотеза Hi означает, что анализируемая i-ая позиция цикла соответствует фазе ЦС, равно K=1, и принять решение о временной позиции синхронизма при заданном значении вероятности ошибки двоичного символа Р_ош = 0,05 невозможно, поскольку вероятность правильного обнаружения временной позиции синхронизма Р_ПО = 0,5. Поэтому, как минимум, требуется добавить еще один цикловой интервал (ЦИ) для продолжения анализа позиций цикла с целью определения позиции синхронизма. Поскольку увеличение длительности процедуры поиска ЦС на один ЦИ приводит к увеличению отношения K альтернативных гипотез H₁ и Н₂, которое становится больше единицы. После округления до ближайшего целого числа в соответствии с (6) величина K может принимать в каждом конкретном случае одно из значений K=2(3,4,…). Однако при увеличении длительности процедуры поиска ЦС на один ЦИ необходимо знать, насколько увеличилась величина K. Такой расчет представлен в (8), согласно которому при длительности поиска, равном 4 ЦИ, достигается отношение апостериорных вероятностей до K=10, что вполне приемлемо.

Таким образом, в соответствии с (6), (7), (8) и с учетом [8] окончательно выбираем величину

Такой расчетный результат величины соизмерим с результатом величины , полученным при моделирования работы известного устройства [10] при соответствующем выборе порогового числа Mr для решающего узла без учета времени (в ЦИ), необходимого для обнаружения сбоя синхронизма по циклам.

Определим отрезок времени или количество ЦИ, которое необходимо затратить для обнаружения сбоя синхронизма кодовых комбинаций. При сбое синхронизма на выходе элемента запрета могут появляться импульсы, соответствующие отсутствующим откликам опознавателя синхросигнала на 9-символьные комбинации на позициях цикла не соответствующих позиции синхронизма, т.е. в моменты поступления импульсов с выхода формирователя ЦИ. В соответствии с [10] сбой синхронизма обнаруживают тогда, когда с выхода элемента запрета подряд следуют α импульсов. Вероятность ложного обнаружения синхрогруппы с учетом возможной коррекции от 1-го до 2-х ложных ошибочных синхросимволов в одной ложной синхрогруппе в соответствии с (4), равна Р_лсг=0,08788. Соответственно вероятность появления на выходе элемента запрета одного импульса или вероятность обнаружения сбоя отклика опознавателя синхросигнала на ложную синхрогруппу будет равна

Из (4) следует, что корректирование «искаженных» символов ложных синхрогрупп увеличивает вероятность появления откликов на ложные синхрогруппы на позициях цикла, отличных от позиции синхронизма. При этом в соответствии с (10) уменьшается вероятность появления импульса на выходе элемента запрета, а соответственно с меньшей вероятностью принимается правильное решение за меньшее время (в ЦИ) о сбое синхронизма. Например, без коррекции символов величина в (4) принимает значение при этом

Для обнаружения сбоя синхронизма одного импульса с выхода элемента запрета с вероятностью определяемого по (10), явно недостаточно, требуется минимум 2 импульса. В [10] авторы предлагают для обнаружения сбоя синхронизма подсчет счетчиком по выходу из синхронизма подряд α раз следующих импульсов с выхода элемента запрета. В данном случае принимаем пороговый коэффициент счета для счетчика по выходу из синхронизма α = 2. При этом вероятность обнаружения сбоя синхронизма будет равна [12] а время (в ЦИ) обнаружения сбоя синхронизма при равно

Время восстановления синхронизма (в ЦИ) складывается, из времени обнаружения сбоя синхронизма в соответствии с (11) и времени поиска позиции синхронизма в соответствии с (9):

Полученные расчетные данные по определению времени (в ЦИ) восстановления синхронизма по циклам полностью совпадают с результатами моделирования работы известного устройства [10].

Однако величина может оказаться недостаточной, и при одном из сбоев синхронизма может быть не подсчитано подряд следующих α = 2 импульсов счетчиком по выходу из синхронизма. В этом случае импульсом с выхода опознавателя синхросигнала этот счетчик обнуляется [10], и процесс обнаружения сбоя синхронизма повторяется. Вероятность такого события или вероятность того, что при одном из сбоев синхронизма можно не обнаружить сбоя синхронизма при подсчете подряд следующих импульсов с выхода элемента запрета будет равна

Математическое ожидание количества сбоев синхронизма, при одном из которых потребуется повторить процедуру обнаружения сбоя синхронизма будет равно [12]

При этом на процесс обнаружения сбоя синхронизма, а соответственно на процесс восстановления синхронизма из (12) может быть затрачено большее время (в ЦИ):

Рассмотрим другую характеристику прототипа - Этот параметр для известного устройства невозможно определить теоретически, его можно определить только при испытаниях устройства или при моделировании его работы. Ложное обнаружение синхронизма может произойти при одном из сбоев синхронизма в начальный интервал времени после обнаружения сбоя синхронизма. В этот интервал времени остаточная информация, соответствующая прежней цикловой фазе при ее поиске, сохраняется в блоке регистров сдвига и блоке памяти решающего узла. Новая информация, соответствующая новой цикловой фазе, накладывается на прежнюю информацию, что нарушает оптимальный алгоритм поиска [6], и в этот интервал времени наиболее вероятно ложное обнаружение синхронизма.

Аналогично известному устройству определим для предлагаемого устройства время поиска позиции синхронизма или длительность интервала анализа G'_ПС (в ЦИ) для выбора искомой позиции синхронизма. При этом выражение (1) должно быть записано в следующем виде

где в соответствии с (2) и (5)

С целью минимизации времени поиска (в ЦИ) величину из (16) в соответствии с работой [8] следует выбирать следующим образом В соответствии с результатами расчета величина определена в (7), следовательно При увеличении длительности процедуры поиска ЦС на один ЦИ величина К увеличилась в соответствии с (18) до K=2. Соответственно минимальное значение величины в соответствии с (16), (17), (18) и с учетом [8] составляет

Однако при отношение апостериорных вероятностей K=2 в соответствии с (18) недостаточно для обеспечения помехоустойчивости предлагаемого устройства, соизмеримой с помехоустойчивостью прототипа при K=10. Следовательно для предлагаемого устройства при сравнении его с известным устройством следует выбрать при котором величина K ≈ 10 в соответствии с (19).

Окончательный выбор времени поиска позиции синхронизма при и K ≈ 10, которое обеспечивается выбором соответствующим пороговым числом Mr для решающего узла и в соответствии с (19) должен обеспечить равные условия работы сравниваемых устройств

Определим отрезок времени или количество ЦИ, которое необходимо затратить для обнаружения сбоя синхронизма кодовых комбинаций для предлагаемого устройства. При сбое синхронизма на выходе первого элемента запрета 2₁ могут появляться импульсы, соответствующие отсутствующим откликам опознавателя синхросигнала на 9-символьные комбинации на позициях цикла не соответствующих позиции синхронизма, т.е. в моменты поступления импульсов с выхода формирователя ЦИ 7. Вероятность появления на выходе опознавателя синхросигнала 1 предлагаемого устройства ложного отклика на ложную кодовую комбинацию в соответствии с (5) равна Соответственно вероятность появления на выходе элемента запрета 2₁ одного импульса или обнаружения сбоя отклика опознавателя синхросигнала 1 на ложную разрешенную комбинацию будет равна

Обнаружение сбоя синхронизма в предлагаемом устройстве определяется первым накапливающим сумматором 16₁, суммирующим импульсы с выхода первого элемента запрета 2₁ до значения порогового числа W_r с выхода второго блока выбора порога 17₂. Выбираем при Р_ош=0,05 пороговое число W_r=4. Вероятность обнаружения сбоя синхронизма будет равна

Однако величина в отличии аналогичной величина Р_СБ из (11) не является недостаточной, поскольку в предлагаемом устройстве не производится сброс не достигнутых результатов суммирования импульсов в накапливающем сумматоре 16₁ с выхода первого элемента запрета 2₁ при не обнаружении заданного числа подряд следующих импульсов. В этом случае с вероятностью в последующий 5-ый ЦИ появится последний 4-й импульс, и будет достигнут требуемый результат суммирования - W_r=4 импульсов.

Таким образом, для обнаружения сбоя синхронизма кодовых комбинаций достаточно зафиксировать W_r=4 подряд следующих импульсов на выходе первого элемента запрета с вероятностью т.е. время (в ЦИ) обнаружения сбоя синхронизма

Время восстановления синхронизма (в ЦИ) предлагаемого устройства аналогично (12) и учетом времени обнаружения сбоя синхронизма Р_СБ (19) и времени поиска позиции синхронизма G_ПС (21) будет равно:

В отличие от известного устройства у которого возможны ложные обнаружения синхронизма с вероятностью в предлагаемом устройстве ложные обнаружения практически исключены по следующим причинам.

Во-первых, в предлагаемом устройстве при обнаружении сбоя синхронизма импульсом с выхода первого формирователя импульса 17₁ обнуляются блок регистров сдвига 5 и первый блок памяти 12₁, и только после этого начинается поиск новой позиции синхронизма. Таким образом, исключается ситуация вначале поиска при каждом сбое синхронизма, когда на прежнюю информацию, накопленную в блоке регистров сдвига 5 и первом блоке памяти 12₁ при прежней позиции синхронизма, накладывается новая информация при поиске новой позиции синхронизма. Такая ситуация приводит к нарушению оптимального алгоритма поиска позиции синхронизма [6], а соответственно, и к ложному обнаружению синхронизма, для которого такая ситуация является благоприятной.

Во-вторых, ложные обнаружения синхронизма практически исключаются выбором пороговых чисел Mr первым блоком выбора порога 10₁ для решающего узла 6 и выбором пороговых чисел W_r вторым блоком выбора порога 10₂ для третьего и четвертого блоков сравнения 11₃, 11₄, обеспечивающих обнаружение сбоя синхронизма и его восстановления с требуемой вероятностью при различных значениях Р_ош.

Произведем сравнение двух устройств на основе полученных выше расчетных данных по единой методике расчета [6], в соответствии с которой подтверждаются результаты моделирования известного устройства по определению времени поиска позиции синхронизма G_ПС, приведенных в [10].

Исходный информационный передаваемый сигнал для каждого из сравниваемых устройств представляет собой двоичную последовательность 9-символьных разрешенных комбинаций кода (9,5).

Для работы на приемной стороне предлагаемого устройства синхронизации кодовых комбинаций не требуется вводить в передаваемую двоичную последовательность какую либо синхронизирующую синхроинформацию. Синхронизирующая информация содержится в самих разрешенных кодовых комбинациях, количество которых N₀=2⁵=32 из N_общ2⁹=512 возможных 9-символьным комбинаций. При этом длительность одного цикла (ЦИ) для работы предлагаемого устройства равна длительности 9-символьной комбинации, т.е. N=9 двоичных символов.

Для работы на приемной стороне устройства синхронизации кодовых комбинаций - известного устройства, требуется вводить в передаваемый сигнал синхронизирующую синхрогруппу (000111011) через каждые 132 9-символьных разрешенных информационных кодовых комбинаций, аналогично передаваемому сигналу, использованному при моделировании работы известного устройства [10]. При этом длительность одного цикла (в ЦИ) для работы известного устройства равна длительности 133 9-символьных комбинаций, из которых первая комбинация является синхрогруппой, остальные 132 комбинаций являются информационными разрешенными кодовыми комбинациями, т.е. Т_ц=N=133⋅9=1197 двоичных символов Поэтому для работы известного устройства требуется дорабатывать передающую аппаратуру с целью введения в исходный информационный сигнал циклового синхросигнала с соответствующим повышением скорости передачи двоичной последовательности. Повышение скорости передачи необходимо для сохранения исходной пропускной способности канала связи без введения циклового синхросигнала.

Время (в ЦИ) восстановления синхронизма известного устройства в соответствии с (12) составляет

кодовых комбинаций или 9⋅798=7182 двоичных символов, причем для известного устройства ИДИ=133 кодовых комбинаций или 1197 двоичных символов.

Время (в ЦИ) восстановления синхронизма предлагаемым устройством в соответствии с (25) составляет

двоичных, символов, причем для предлагаемого устройства ИДИ=1 кодовой комбинации или 9 двоичных символов.

Выигрыш по времени восстановления синхронизма предлагаемого устройства по отношению к известному устройству составляет

Предлагаемое устройство по отношению к известному устройству является более устойчивым к ложным срабатываниям решающего устройства или ложного установления синхронизма за счет исключения условий, благоприятствующих возникновению ложного установления синхронизма и оптимизации процессов обнаружения и восстановления синхронизма. В известном устройстве ложное установление синхронизма происходит с вероятностью и может произойти в большинстве случаев при одном из сбоев синхронизма в начальный интервал времени поиска новой временной позиции синхронизма после обнаружения сбоя синхронизма. В этот интервал времени создаются благоприятные условия для ложного обнаружения синхронизма с вероятностью Р_ЛС, о чем подробно объяснено выше. В предлагаемом устройстве благоприятные условия для ложного обнаружения синхронизма устраняются путем обнуления блока регистров сдвига 5 и первого блока памяти 12₁ решающего узла 6 перед началом поиска новой временной позиции синхронизма импульсным сигналом с выхода первого формирователя импульса 17₁.

В заключении следует отметить, что реализация предлагаемого изобретения - способа кодовой синхронизации при сравнении его с реализацией известного способа - прототипа, позволяет достичь следующих преимуществ при работе в одних и тех же условиях связи:

1. Повышение помехоустойчивости приема кодовых комбинаций за счет исключения передачи совместно с основой информацией циклового синхросигнала и соответствующего понижения скорости передачи информации. Соответственно, не требуется дорабатывать передающее оборудование, достаточно, чтобы передаваемая двоичная последовательность была закодирована каким либо равномерным кодом с обнаружением или исправлением ошибок.

2. Сокращение времени поиска синхронизма за счет сокращения длительности цикла до длительности кодовой комбинации и оптимизации процесса обнаружения восстановления синхронизма с требуемой достоверностью с учетом вероятности ошибочного приема кодовой комбинации входной двоичной последовательности.

3. Уменьшение вероятности ложного обнаружения синхронизма кодовых путем стирания прежней накопленной синхроинформации в блоке регистров сдвига и в блоке памяти решающего узла после обнаружения сбоя синхронизма.

4. Уменьшение потерь двоичной информации при сбоях синхронизма путем оптимизации процессов обнаружения сбоя и восстановления синхронизма кодовых комбинаций, основанных на сравнительном накоплении откликов опознавателя синхросигнала, соответствующих сбою и восстановлению синхронизма, что позволяет практически исключить ложные обнаружения сбоя и восстановления синхронизма за счет выбора требуемых значений пороговых чисел для первого и второго блоков выбора порога в зависимости от вероятности ошибочного приема разрешенной кодовой комбинации входной двоичной последовательности и при вероятности ошибки двоичного символа Р_ош<0,3.

Литература

1. Финк Л.М. Теория передачи дискретных сообщений. - М.: «Советское радио», 1970. - 728 с.

2. Способ передачи дискретных сообщении по каналам радиосвязи. Патент RU №2377723 С1, МПК Н04В 7/00 Опубл. 27.12.2009/ Хазан В.Л., Федосов Д.В.

3. Шадрин Б.Г. Об одном алгоритме компенсации временных сдвигов принимаемого двоичного сигнала. - Техника средств связи. Сер. РТС, 1993 вып.10(31), с. 45-50.

4. Данилов Б.С., Штейнбок М.Г. Однополосная передача цифровых сигналов. - М.: Связь, 1974.

5. Колтунов М.Н., Коновалов Г.В., Лангуров З.И. Синхронизация по циклам в цифровых системах связи. - М.: Связь, 1980. - 152.

6. Шадрин Б.Г. Оптимизация алгоритма поиска циклового синхросигнала. - Техника средств связи. Сер. РТС, 1993, вып.10(31), с. 120-125.

7. Кислюк Л.Д. Оптимизация инерционных устройств кадровой сихронизации. - Вопросы радиоэлектроники. Сер. ТРС, 1972, вып.3, с. 35-42.

8. Шадрин Б.Г. О необходимом объеме анализируемых данных при оптимальном алгоритме поиска фазы циклового сихросигнала. - Техника средств связи. Сер. РТС, 1994, вып.10, с. 47-49.

9. Устройство для синхронизации по циклам. А.С. СССР №1172052 H04L 7/08, Опубл. 07.08.1985, Бюл.№29/ Шадрин Б. Г.

10. Устройство для синхроизации по циклам. Патент RU №2231228 С1, МПК H04L 7/08 Опубл. 20.06. 2004/ Кальников В.В., Ташлинский А.Г.

11. Соловьев Г.Н. Арифметические устройства ЭВМ. - М.: Энергия, 1978. - 176 с.

12. Ветцель Е.С. Теория вероятностей. - М.: Наука, 1969. - 576 с.

Изобретение относится к электросвязи и может быть использовано в приемных устройствах синхронизации кодовых комбинаций. Техническим результатом является повышение помехоустойчивости приема кодовых комбинаций, сокращение времени поиска синхронизма, уменьшение вероятности ложного обнаружения синхронизма кодовых комбинаций, а также уменьшение потерь двоичной информации при сбоях синхронизма. Такой технический результат достигается за счет исключения передачи совместно с основой информацией циклового синхросигнала и с соответствующим понижением скорости передачи информации, за счет сокращения длительности цикла до длительности кодовой комбинации и оптимизации процесса обнаружения восстановления синхронизма стирания прежней накопленной синхроинформации в блоке регистров сдвига и в блоке памяти решающего узла после обнаружения сбоя синхронизма. 1 з.п. ф-лы, 2 ил.

1. Способ синхронизации кодовых комбинаций в соответствии с которым двоичную последовательность n-символьных кодовых комбинаций равномерного кода с обнаружением или исправлением ошибок подают на информационный вход опознавателя синхросигнала, выходной сигнал которого подают на первые входы элемента запрета и первого элемента «И», а также на вход младшего разряда первого входа сумматора, выходной сигнал которого в параллельном z-разрядном двоичном коде подают на сигнальный вход блока регистров сдвига, основной и дополнительный выходы которого подключают соответственно к второму входу сумматора и сигнальному входу решающего узла, тактовый вход которого объединяют с соответствующими входами блока регистров сдвига и формирователя цикловых импульсов, выходную последовательность цикловых импульсов которого подают на вторые входы первого элемента запрета и первого элемента «И», а также на вход счетчика циклов, предназначенного для периодического счета Q цикловых импульсов, при этом блок регистров сдвига включает в себя z n-разрядных регистров сдвига, у которых раздельно объединяют тактовые входы и входы сброса, которые являются соответственно тактовым входом и входом сброса блока регистров сдвига, а входные и выходные разряды, а также выходы входных разрядов всех z n-разрядных регистров сдвига блока регистров сдвига являются соответственно сигнальным входом, выходом и дополнительным выходом блока регистров сдвига, причем при поступлении каждого тактового импульса на тактовый вход блока регистров сдвига во входные разряды z n-разрядных регистров сдвига этого блока перезаписывают с выхода сумматора в параллельном z-разрядном двоичном коде, результат суммирования символов 1 на соответствующей одной из n позиций цикла с соответствующим порядковым номером i = 1, 2, …, n, кроме того, результаты суммирования символов на каждой из n позиций цикла в виде двоичных чисел в параллельном коде с дополнительного выхода блока регистров сдвига подают последовательно во времени с частотой следования тактовых импульсов на сигнальный вход решающего узла, сигнальным входом которого является первый вход первого блока вычитания, объединенный с первым входом первого блока сравнения и входом данных первого блока памяти, выход которого объединяют с вторыми входами первого блока вычитания и первого блока сравнения, в котором производят сравнение двух чисел на его входах при этом, если в соответствующем тактовом интервале число на первом входе первого блока сравнения превышает число на втором его входе, то на выходе первого блока сравнения формируется импульсный сигнал, который поступает на вход управления первого блока памяти, обеспечивая перезапись в него наибольшего числа, поступающего на его вход данных и первые входы первого блока сравнения и первого блока вычитания, с выхода которого двоичные числа, следующие с частотой тактовых импульсов и соответствующие разности чисел между наибольшим числом с выхода первого блока памяти и каждым числом, поступающим на первый вход первого блока вычитания, подают на первый вход второго блока сравнения, в котором двоичные числа, сравнивают с пороговым числом М, поступающим на второй его вход, являющимся управляющим входом решающего узла, с выхода первого блока выбора порога, адресный вход которого объединен с адресным входом второго блока выбора порога, при этом логический уровень с выхода второго блока сравнения подают на вход сброса счетчика сравнения, тактовый вход которого является тактовым входом решающего узла, при этом, если на одной из n позиций цикла результат суммирования символов 1 превысит результат суммирования символов 1 на любой другой позиции цикла не менее чем на пороговое число М в параллельном двоичном коде, то на вход сброса счетчика сравнения подают разрешающий «нулевой» уровень, и с помощью счетчика сравнения производят счет n-1 тактовых импульсов, и на его выходе формируется импульсный сигнал синхронизации, который подают на первый вход второго элемента «И», второй вход и выход которого являются соответственно первым дополнительным управляющим входом и выходом решающего узла, при этом, если на первый дополнительный управляющий вход решающего узла подают «единичный» логический уровень, то импульсный сигнал синхронизации с выхода решающего узла подают на первый вход первого элемента «ИЛИ» и на вход сброса формирователя цикловых импульсов, подтверждая или корректируя фазу выходной последовательности цикловых импульсов, отличающийся тем, что дополнительно вводят второй элемент «ИЛИ», первый триггер и последовательно соединенные первый накапливающий сумматор, третий блок сравнения и первый формирователь импульса, кроме того, дополнительно вводят последовательно соединенные второй блок вычитания, второй накапливающий сумматор, четвертый блок сравнения и второй формирователь импульса, а также первый и второй элементы задержки и третий накапливающий сумматор, выход которого подключен к входу данных второго блока памяти, при этом в режиме синхронизма кодовых комбинаций устанавливают синхронное временное соотношение между последовательностью откликов с выхода опознавателя синхросигнала на разрешенные кодовые комбинации и регулярно следующими цикловыми импульсами с выхода формирователя цикловых импульсов, тактовый вход которого дополнительно подключают к дополнительному выходу опознавателя синхросигнала, при котором каждый отклик опознавателя синхросигнала на разрешенную кодовую комбинацию, длительностью Δτ₁ ≤ Т, где Т - длительность циклового импульса или тактового интервала, должен совпадать во времени с соответствующим выходным импульсом формирователя цикловых импульсов на интервале длительностью Δτ₂ ≤ Δτ₁, при этом на выходе первого элемента «И» будет появляться либо одиночный двоичный символ 1 длительностью Δτ₂ при наличии отклика опознавателя синхросигнала, когда соответствующая разрешенная кодовая комбинация входной двоичной последовательности не искажена, либо одиночный символ 0 длительностью Δτ₂ при отсутствии отклика опознавателя синхросигнала, когда соответствующая разрешенная кодовая комбинация искажена, а на выходе первого элемента запрета будет появляться одиночный символ 1 длительностью Δτ₂ при отсутствии отклика опознавателя синхросигнала, когда соответствующая разрешенная кодовая комбинация искажена, либо одиночный символ 0 длительностью Δτ₂ при наличии отклика опознавателя синхросигнала, когда соответствующая разрешенная кодовая комбинация не искажена, при этом с выхода первого элемента запрета последовательность одиночных символов 1 и 0 подают на входы младших разрядов сигнальных входов первого и третьего накапливающих сумматоров, на остальные разрядные входы сигнальных входов этих накапливающих сумматоров подают символы 0 путем подключения их к источнику «нулевого» уровня, поэтому на сигнальном входе каждого из этих накапливающих сумматоров поступающие символы 1 или 0 образуют двоичное число один или двоичное число ноль в параллельном двоичном коде с условными обозначениями «1» и «0», каждое длительностью Δτ₂ соответственно, при этом с помощью третьего накапливающего сумматора производят суммирование последовательно поступающих одиночных двоичных чисел «1», соответствующих искаженным разрешенным кодовым комбинациям в течение Q циклов, подсчитываемых счетчиком циклов, по окончании счета которых на его выходе формируется импульс, который подают на вход управления второго блока памяти, обеспечивая перезапись и запоминание нового результата счета R искаженных разрешенных кодовых комбинаций с выхода третьего накапливающего сумматора, после чего третий накапливающий сумматор обнуляют, подавая на его вход сброса импульс с выхода счетчика циклов, задержанный в первом элементе задержки, и счет искаженных кодовых комбинаций третьим накапливающим сумматором повторяют в течении следующих Q циклов, при этом для обеспечения суммирования одиночных двоичных чисел «1», поступающих на сигнальные входы накапливающих сумматоров в течении длительности Δτ₂ каждое, на входы синхронизации каждого из трех накапливающих сумматоров подают задержанные во втором элементе задержки импульсы с выхода формирователя цикловых импульсов, совпадающие во времени с импульсами с выходов первых элементов «И» и запрета, текущий результат счета искаженных кодовых комбинаций с выхода второго блока памяти в параллельном двоичном коде дополнительно подают на адресный вход второго блока выбора порога, объединенный с адресным входом первого блока выбора порога, при этом по измеренной величине оценки вероятности ошибки разрешенной кодовой комбинации Р_ОРК = R/Q, величина которой находится в пределах соответствующего одного из ℓ интервалов допустимых значений величины Р_ОРК формируют для первого и второго блоков выбора порога соответствующие пороговые числа M_r и W_r в параллельном двоичном коде с соответствующим порядковым номером градации каждого порогового числа r = 1, 2, …, ℓ , причем пороговое число M_r с выхода первого блока выбора порога подают на управляющий вход решающего узла, импульсный сигнал синхронизации которого через первый вход первого элемента «ИЛИ» подают на вход сброса первого блока памяти, являющийся вторым дополнительным управляющим входом решающего узла и вход сброса блока регистров сдвига, обнуляя их, одновременно импульсный сигнал синхронизации дополнительно подают через третий вход второго элемента «ИЛИ» на входы сброса первого и второго накапливающих сумматоров, обнуляя их, после чего определяют достоверность восстановления синхронизма кодовых комбинаций, для этого последовательность одиночных символов 1 и 0 с выхода первого элемента «И» подают на вход младшего разряда первого входа второго блока вычитания, а на вход младшего разряда второго входа второго блока вычитания подают другую последовательность одиночных символов 0 и 1 с выхода первого элемента запрета, на остальные разрядные входы первого и второго входов второго блока вычитания подают символы 0 путем подключения их к источнику «нулевого» уровня, при этом на каждом из входов второго блока вычитания поступающие символы 1 или 0 совместно с остальными символами 0 на других разрядных входах образуют, как и на сигнальных входах первого и третьего накапливающих сумматоров, двоичное число «1» или двоичное число «0» в параллельном коде длительностью Δτ₂, при этом двоичное число «1» или «0» длительностью Δτ₂ на первом входе второго блока вычитания является уменьшаемым, а двоичное число «0» или «1» длительностью Δτ₂ на втором входе второго блока вычитания является вычитаемым, соответственно на выходе второго блока вычитания будет появляться либо первый результат вычитания: «1» - «0» = «1» - плюс единица в параллельном двоичном коде, если соответствующая разрешенная кодовая комбинация не искажена, либо второй результат вычитания: «0» - «1» = - «1» - минус единица в параллельном двоичном коде, если соответствующая разрешенная кодовая комбинация искажена, при этом, если после обнаружения сбоя синхронизма и поиска новой позиции синхронизма импульсный сигнал синхронизации с выхода решающего узла устанавливает фазу выходной последовательности импульсов формирователя цикловых импульсов в требуемое синхронное состояние, соответствующее новой позиции синхронизма, то с этого момента времени вероятность появления на выходе первого элемента «И» одиночного символа 1, соответствующего не искаженной или правильно принятой разрешенной кодовой комбинации Р_ПРК становится больше вероятности появления на выходе первого элемента запрета одиночного символа 1, соответствующего искаженной или принятой с ошибками разрешенной кодовой комбинации Р_ОРК при вероятности ошибки двоичного символа последовательности кодовых комбинаций Р_ос > 0,5, при этом с помощью второго накапливающего сумматора производят суммирование одиночных положительных чисел «1», соответствующих количеству неискаженных разрешенных кодовых комбинаций, которые поступают на его сигнальных вход и вычитание из них суммы одиночных отрицательных чисел - минус «1», соответствующих количеству искаженных разрешенных кодовых комбинаций, а с помощью первого накапливающего сумматора производят суммирование одиночных двоичных чисел «1», соответствующих количеству искаженных разрешенных кодовых комбинаций, которые поступают на его сигнальный вход, результаты счета с выходов первого и второго накапливающих сумматоров подают на первые входы третьего и четвертого блоков сравнения соответственно, на вторые входы которых подают пороговое число W_r с выхода второго блока выбора порога, при этом второй накапливающий сумматор по сравнению с первым накапливающим сумматором достигнет результата счета установленного порогового числа W_r первым, поскольку Р_ПРК > Р_ОРК, в результате первым сработает четвертый блок сравнения, перепад напряжения с выхода которого подают на вход второго формирователя импульса, выходной импульсный сигнал которого подают через второй вход второго элемента «ИЛИ» на входы сброса первого и второго накапливающих сумматоров, обнуляя их, и процесс алгебраического суммирования одиночных двоичных чисел повторяют, одновременно импульсный сигнал второго формирователя импульса подают на второй вход первого триггера, устанавливая его в «нулевое» состояние, с выхода первого триггера запрещающий «нулевой» уровень, подают на первый дополнительный управляющий вход решающего узла, блокируя выходной сигнал синхронизации и подтверждая тем самым достоверность восстановления синхронизма кодовых комбинаций, при сбое синхронизма кодовых комбинаций нарушается синхронное временное соотношение между последовательностью откликов на выходе опознавателя синхросигнала на разрешенные кодовые комбинации и регулярно следующими цикловыми импульсами с выхода формирователя цикловых импульсов, в этом состоянии вероятность появления на выходе первого элемента «И» каждого одиночного символа 1 длительностью Δτ₂, соответствующего ложной разрешенной кодовой комбинации, равна Р_ЛРК = N_o/N_общ, где N_o и N_общ соответственно количество разрешенных кодовых комбинаций и общее количество разрешенных и запрещенных кодовых комбинаций используемого равномерного кода, меньше или равна вероятности появления на выходе первого элемента запрета каждого одиночного символа 1 длительностью Δτ₂, соответствующего запрещенной кодовой комбинации, которая равна Р_ЗК = 1 - Р_ЛРК, а поскольку Р_ЗК ≥ Р_ЛРК, то первый накапливающий сумматор по сравнению с вторым накапливающим сумматором достигнет результата счета установленного порогового числа W_r первым, в результате первым сработает третий блок сравнения, перепад напряжения с выхода которого подают на вход первого формирователя импульса, выходной импульсный сигнал которого подают через первый вход второго элемента «ИЛИ» на входы сброса первого и второго накапливающих сумматоров, обнуляя их, и процесс алгебраического суммирования одиночных двоичных чисел повторяют, одновременно импульсный сигнал с выхода первого формирователя импульса подают через второй вход первого элемента «ИЛИ» на второй дополнительный управляющий вход решающего узла и вход сброса блока регистров сдвига для обнуления первого блока памяти решающего узла и блока регистров сдвига, после этого начинают поиск нового временного положения позиции синхронизма, импульсный сигнал с выхода первого формирователя импульса подают также на первый вход первого триггера, устанавливая его в «единичное» состояние, подтверждая тем самым обнаружение сбоя синхронизма кодовых комбинаций, с выхода первого триггера разрешающий «единичный» уровень подают на первый дополнительный управляющий вход решающего узла, снимая блокировку с выхода второго элемента «И» и с его выхода импульсный сигнал синхронизации может поступать на выход решающего узла после обнаружения новой временной позиции синхронизма.

2. Способ по п. 1, отличающийся тем, что опознаватель синхросигнала содержит последовательно соединенные третий элемент задержки, формирователь управляющих импульсов, счетчик управления, дешифратор, третий элемент «ИЛИ» и второй триггер, первый выход которого подают на вход сброса счетчика управления, другой вход второго триггера соединяют с входом четвертого элемента задержки, выход которого подключают к первому входу третьего триггера, выход которого является выходом опознавателя синхросигнала, тактовым входом и дополнительным выходом которого являются соответственно вход и выход третьего элемента задержки, выход которого дополнительно подключают к другому входу второго триггера, кроме того, опознаватель синхросигнала содержит n-разрядный регистр сдвига с порядковыми номерами разрядов i = 1, 2, …, n, соответствующими порядку их следования - от старшего выходного разряда - при i = 1, к младшему входному разряду, который является информационным входом опознавателя синхросигнала - при i = n, блок памяти разрешенных кодовых комбинаций (БПРКК) с аналогичными порядковыми номерами выходов, соответствующими порядку следования двоичных символов с порядковыми номерами i = 1, 2, …, n в каждой кодовой комбинации входного сигнала, адресный вход которого подключают дополнительно к выходу счетчика управления, а также n элементов равнозначности с такими же порядковыми номерами i = 1, 2, …, n, и третий элемент «И», выход которого подключают к первому входу второго элемента запрета, второй вход которого подключают дополнительно к выходу формирователя управляющих импульсов, а выход второго элемента запрета объединяют с другим входом третьего элемента «ИЛИ» и вторым входом третьего триггера, первый и второй входы каждого элемента равнозначности с соответствующим порядковым номером i подключают соответственно к разрядному выходу с таким же порядковым номером i n-разрядного регистра сдвига и выходу БПРКК с таким же порядковым номером i, а выходы всех n элементов равнозначности подключают к соответствующим n входам третьего элемента «И», (n+1)-й вход которого подключают к второму выходу второго триггера.