УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ ПО ЦИКЛАМ Российский патент 2004 года по МПК H04L7/08 

Изобретение относится к электросвязи и может быть использовано в приемных устройствах синхронизации по циклам систем передачи дискретных сообщений.

Известно устройство для синхронизации по циклам по а.с. СССР 436393 класса G 11 С 19/00, опубл. 15.07.74, Бюл. №46, содержащее, как и предлагаемое устройство, опознаватель синхросигнала, блок регистров сдвига, сумматор, решающий узел, причем основной выход опознавателя синхросигнала подключен к первому входу сумматора, выход которого соединен с сигнальным входом блока регистров сдвига, основной выход которого подключен ко второму входу сумматора. Кроме того, в известном устройстве основной выход блока регистров сдвига соединен со вторым входом сумматора и с сигнальным входом решающею узла. При этом сумматор выполнен в виде n-разрядного реверсивного счетчика, который выполняет функцию счета откликов опознавателя синхросигнала на каждой из импульсных позиций циклов интервала наблюдения, а n регистров сдвига блока регистров сдвига осуществляют запоминание результатов счета в течение длительности цикла. В тактовых интервалах, задаваемых тактовыми импульсами с генератора тактовых импульсов, осуществляется списывание значений разрядов n-разрядного счетчика в первые ячейки соответствующих регистров сдвига и запись в этот же счетчик значений последних ячеек регистров сдвига. Если в тактовом интервале имеет место отклик опознавателя синхросигнала, то в n-разрядный счетчик добавляется единица, и таким образом значение двоичного числа, соответствующего числу откликов, накопленных ранее на данной позиции цикла, увеличивается на единицу. Если же на позиции цикла нет отклика опознавателя, то число, записанное в параллельном двоичном коде в n-разрядный счетчик с последних ячеек регистров, уменьшается на единицу. По истечении цикла в ячейках регистров в параллельном двоичном коде оказываются записанным результаты счета откликов опознавателя на всех N импульсных позициях. На основе анализа этих результатов решающий узел определяет номер позиции, которой соответствует наибольшее двоичное число откликов опознавателя синхросигнала, и таким образом принимает решение о положении синхронизма. Выход решающего узла является выходом устройства.

Недостатком известного устройства является низкая помехоустойчивость, определяемая высокой вероятностью ложного срабатывания (обнаружения ложного синхронизма). При искажении хотя бы одного синхроимпульса на выходе опознавателя синхросигнала отсутствует отклик. При этом значение двоичного числа, соответствующего числу откликов, накопленных ранее на данной позиции цикла, уменьшается на единицу, т.е. наблюдается потеря накопленной синхроинформации. При этом на других позициях цикла может осуществляться накопление откликов опознавателя синхросигнала на ложные синхрогруппы, что увеличивает вероятность обнаружения ложного синхронизма. Кроме того, при коррекции в опознавателе синхросигнала искаженных синхросимволов резко увеличивается вероятность обнаружения опознавателем ложных синхрогрупп (см. Колтунов М.Н., Коновалов Г.В., Лангуров З.И. Синхронизация по циклам в цифровых системах связи. - М.: Связь, 1980. - С.134), что также увеличивает вероятность обнаружения ложного синхронизма.

Известно устройство для синхронизации по циклам по а.с. СССР 1596475 класса Н 04 L 7/08, опубл. 30.09.90, Бюл. №36, содержащее, как и предлагаемое устройство, регистр сдвига, обнаружитель ошибок в синхрогруппах и формирователь цикловых импульсов, причем вход обнаружителя ошибок в синхрогруппах подсоединен к выходу регистра сдвига, а тактовый вход регистра сдвига подключен к тактовому входу формирователя цикловых импульсов, при этом информационный вход, тактовый вход регистра сдвига и выход формирователя цикловых импульсов являются соответственно сигнальным входом, тактовым входом и выходом устройства. Кроме того, известное устройство содержит также К-1 обнаружителей ошибок в синхрогруппах (где К - количество контролируемых цикловых интервалов), сумматор и компаратор. Причем входы К обнаружителей ошибок в синхрогруппах подключены к соответствующим выходам регистра сдвига, а выходы обнаружителей ошибок в синхрогруппах подключены к входам сумматора. При этом К обнаружителей ошибок в синхрогруппах выполнены в виде формирователей сигналов весовых коэффициентов, определяющих величину искажения синхрогруппы. Сигналы с выходов обнаружителей ошибок в синхрогруппах поступают через сумматор в компаратор, который сравнивает значение сигнала с выхода сумматора со значением порогового кода. При превышении значения последнего компаратор формирует сигнал установки, который осуществляет фазирование формирователя цикловых импульсов.

Однако недостатком известного устройства является низкая помехоустойчивость, вызванная фиксированностью интервала наблюдения, что при высокой вероятности ошибочного приема синхроимпульсов приводит к снижению вероятности обнаружения истинного синхронизма.

Наиболее близким к предлагаемому является устройство для синхронизации по циклам по а.с. СССР 1172052 класса Н 04 L 7/08, опубл. 07.08.85, Бюл. №29, прототип, содержащее, как и предлагаемое устройство, опознаватель синхросигнала, сумматор, блок регистров сдвига, решающий узел, формирователь цикловых импульсов и блок выбора порога. Причем основной выход опознавателя синхросигнала соединен с первым входом сумматора, выход которого соединен с сигнальным входом блока регистров сдвига. Основной выход блока регистров сдвига подключен ко второму входу сумматора, а дополнительный выход блока регистров сдвига - к сигнальному входу решающего узла, состоящего из первого блока сравнения, блока памяти, блока вычитания, второго блока сравнения и счетчика сравнения. При этом выход первого блока сравнения подключен к входу управления блока памяти, выход которого подключен ко второму входу первого блока сравнения и первому входу блока вычитания. Второй вход блока вычитания объединен с входом данных блока памяти, первым входом первого блока сравнения и является сигнальным входом решающего узла. Выход блока вычитания подключен ко второму входу второго блока сравнения. Выход второго блока сравнения подключен к входу сброса счетчика сравнения. Выход счетчика сравнения соединен с входом сброса блока памяти. При этом управляющим и тактовым входами решающего узла являются соответственно первый вход второго блока сравнения и тактовый вход счетчика сравнения. Выходом решающего узла является выход счетчика сравнения, который подключен к входам сброса формирователя цикловых импульсов и блока регистров сдвига. Тактовый вход блока регистров сдвига объединен с тактовыми входами опознавателя синхросигнала, решающего узла и формирователя цикловых импульсов, а управляющий вход решающего узла соединен с выходом блока выбора порога. При этом сигнальный вход, тактовый вход опознавателя синхросигнала и выход формирователя цикловых импульсов являются соответственно сигнальным входом, тактовым входом и выходом устройства. Кроме того, известное устройство содержит также элемент запрета, счетчик искаженных синхросигналов и счетчик циклов. При этом второй вход элемента запрета подключен к выходу опознавателя синхросигнала. Выход формирователя цикловых импульсов подключен к первому входу элемента запрета и входу счетчика циклов. Выход счетчика циклов соединен со входом управления блока выбора порога и входом управления счетчика искаженных синхросигналов. Выход элемента запрета подключен к счетному входу счетчика искаженных синхросигналов, выход которого соединен с адресным входом блока выбора порога.

Недостатком прототипа является низкая помехоустойчивость и быстродействие, обусловленные тем, что в режиме поиска синхронизма синхросигнал, принятый с ошибкой, не выделяется опознавателем синхросигнала, что препятствует накоплению синхросигналов в регистрах сдвига. Кроме того, при осуществлении коррекции на выходе опознавателя синхросигнала независимо от количества правильно принятых импульсов формируется отклик в виде "единичного" импульса. Это увеличивает число ложных синхрогрупп, распознаваемых опознавателем синхросигнала как искаженные синхрогруппы. Вес отклика опознавателя синхросигнала на неискаженную синхрогруппу приравнивается с весом отклика на искаженную истинную синхрогруппу или ложную, распознанную опознавателем как искаженная истинная синхрогруппа. Это приводит не только к увеличению времени восстановления синхронизма, т.е. к увеличению времени на накопление синхроинформации, но и к увеличению вероятности обнаружения ложного синхронизма.

Особенностью передачи детерминированного циклового синхросигнала является периодичность его повторения на одних и тех же позициях цикла передачи группового сигнала. При этом опознаватель синхросигнала может распознать в принимаемом групповом сигнале не только истинные синхрогруппы, но и ложные, случайно сформированные на информационных позициях цикла. При формировании на выходе опознавателя синхросигнала откликов в виде единиц (на распознанную синхрогруппу) и нулей (на нераспознанную синхрогруппу) требуемая достоверность принятия решения решающим узлом достигается за счет накопления откликов в блоке регистров сдвига. Это приводит к низкой помехоустойчивости устройства для синхронизации по циклам, т.к. при приеме синхрогруппы с ошибками на выходе опознавателя синхросигнала формируется "нулевой" отклик, и накопление синхроинформации в ячейках блока регистров сдвига не осуществляется. Распознание опознавателем синхросигнала кодовых групп на информационных позициях цикла приводит к накоплению откликов в ячейках блока регистров сдвига, соответствующих ложным синхрогруппам, увеличивая вероятность обнаружения ложного синхронизма. Формирование на выходе опознавателя синхросигнала откликов в виде весовых коэффициентов приводит при фиксированном интервале наблюдения и высокой вероятности ошибочного приема синхроимпульсов к снижению вероятности обнаружения истинного синхронизма. Кроме того, формирование пороговых чисел для блока выбора порога в зависимости от измеренной вероятности ошибочного приема синхрогрупп обеспечивает низкую точность выбора пороговых чисел, поскольку оценка качества принимаемого цифрового сигнала по вероятности ошибочного приема синхрогрупп дает грубую оценку степени искажения принимаемого сигнала. При высокой вероятности обнаружения ложного синхронизма возможно ложное срабатывание устройства для синхронизации по циклам, что, в свою очередь, приводит к необходимости дальнейшего поиска синхронизма, т.е. к увеличению времени восстановлении циклового синхронизма. Указанные факторы предъявляют повышенные требования к быстродействию и помехоустойчивости устройства для синхронизации по циклам.

Устройство для синхронизации по циклам содержит опознаватель синхросигнала, сумматор, блок регистров сдвига, решающий узел, формирователь цикловых импульсов и блок выбора порога. Причем основной выход опознавателя синхросигнала соединен с первым входом сумматора, выход которого соединен с сигнальным входом блока регистров сдвига. Основной выход блока регистров сдвига подключен ко второму входу сумматора, а дополнительный выход блока регистров сдвига - к сигнальному входу решающего узла. При этом решающий узел состоит из первого блока сравнения, блока памяти, блока вычитания, второго блока сравнения и счетчика сравнения. Выход первого блока сравнения подключен к входу управления блока памяти, выход которого подключен ко второму входу первого блока сравнения и первому входу блока вычитания. Второй вход блока вычитания объединен с входом данных блока памяти, первым входом первого блока сравнения и является сигнальным входом решающего узла. Выход блока вычитания подключен ко второму входу второго блока сравнения. Выход второго блока сравнения соединен со входом сброса счетчика сравнения. Выход счетчика сравнения подключен к входу сброса блока памяти. При этом управляющим и тактовым входами решающего узла являются соответственно первый вход второго блока сравнения и тактовый вход счетчика сравнения. Выходом решающего узла является выход счетчика сравнения, который подключен к входам сброса формирователя цикловых импульсов и блока регистров сдвига. Тактовый вход блока регистров сдвига объединен с тактовым входом опознавателя синхросигнала, решающего узла и формирователя цикловых импульсов, а управляющий вход решающею узла соединен с выходом блока выбора порога. При этом сигнальный вход, тактовый вход опознавателя синхросигнала и выход формирователя цикловых импульсов являются соответственно сигнальным входом, тактовым входом и выходом устройства.

Технический результат при осуществлении изобретения - повышение помехоустойчивости и быстродействия устройства для синхронизации по циклам - достигается введением счетчика искаженных синхросимволов, блока выбора максимального веса отклика, первого и второго счетчика, триггера и элемента И. Кроме того, опознаватель синхросигнала содержит регистр сдвига, обнаружитель ошибок в синхрогруппах и формирователь веса отклика на синхросигнал. При этом выход регистра сдвига соединен с входом обнаружителя ошибок в синхрогруппах. Первый выход обнаружителя ошибок в синхрогруппах соединен с первым входом формирователя веса отклика на синхросигнал, второй выход подключен к третьему входу формирователя веса отклика на синхросигнал и входу данных счетчика искаженных синхросимволов. При этом выход формирователя веса отклика на синхросигнал соединен с первым входом сумматора и является основным выходом опознавателя синхросигнала. Дополнительным выходом опознавателя синхросигнала является второй выход обнаружителя ошибок в синхрогруппах. Сигнальным и управляющим входами опознавателя синхросигнала являются соответственно последовательный вход данных регистра сдвига и второй вход формирователя веса отклика на синхросигнал. Тактовым входом опознавателя синхросигнала являются тактовые входы регистра сдвига и формирователя веса отклика на синхросигнал, которые также объединены с первым входом элемента И, а также тактовыми входами первого счетчика и счетчика искаженных синхросимволов. Выход первого счетчика подключен к входу сброса триггера. Вход установки триггера в "единичное" состояние соединен с выходом формирователя цикловых импульсов, являющимся выходом устройства для синхронизации по циклам. Кроме того, выход формирователя цикловых импульсов подключен к входу управления счетчика искаженных синхросимволов. Выход триггера подключен к входу сброса первого счетчика и второму входу элемента И, выходом соединенного с тактовым входом второго счетчика. Выход второго счетчика подключен к входам управления блока выбора порога и блока выбора максимального веса отклика, а также к входу сброса счетчика искаженных синхросимволов. Выход счетчика искаженных синхросимволов соединен с адресными входами блока выбора порога и блока выбора максимального веса отклика, выход которого подключен к управляющему входу опознавателя синхросигнала.

Благодаря введению в опознаватель синхросигнала обнаружителя ошибок в синхрогруппах и формирователя веса отклика на синхросигнал на выходе опознавателя синхросигнала формируются весовые коэффициенты, значения которых определяются в зависимости от количества ошибок в принимаемых синхрогруппах. При превышении веса отклика на синхросигнал величины u формируется весовой коэффициент, превышающий нулевое значение. При этом синхроинформация накапливается в соответствующих ячейках блока регистров сдвига, увеличиваясь на величину сформированного на выходе опознавателя синхросигнала весового коэффициента. Это позволяет снизить вероятность ложного срабатывания по сравнению с прототипом, формирующим отклик в виде двоичного сигнала независимо от числа обнаруженных ошибочно принятых синхросимволов. Кроме того, повышение помехоустойчивости устройства для синхронизации по циклам достигается введением в него счетчика искаженных синхросимволов, первого и второго счетчика, элемента И, триггера и блока выбора максимального веса отклика. Счетчик искаженных синхросимволов, элемент И, триггер, первый и второй счетчик служат для измерения вероятности (частости) ошибочного приема синхросимвола, т.е. производят текущую оценку степени искажения принимаемого сигнала. При этом счетчик искаженных синхросимволов обеспечивает подсчет числа искаженных синхросимволов, а элемент И, триггер, первый и второй счетчик - количество переданных синхросимволов. Это по сравнению с прототипом обеспечивает более точную оценку степени искажения принимаемого сигнала. Кроме того, достигается сокращение среднего времени восстановления синхронизма по сравнению с прототипом, поскольку временной интервал наблюдения откликов опознавателя синхросигнала, в конце которого принимается решение о фазе циклового синхросигнала, адаптивно изменяется, приближаясь к минимально возможному, при котором еще обеспечивается требуемая помехоустойчивость.

Проведенный заявителем анализ уровня техники, включающий поиск по патентным и научно-техническим источникам информации, и выявление источников, содержащих сведения об аналогах заявленного изобретения, позволили установить, что заявитель не обнаружил аналог, характеризующийся признаками, тождественными всем существенным признакам заявленного изобретения. Выбор из перечня выявленных аналогов прототипа, как наиболее близкого по совокупности существенных признаков аналога, позволил выявить совокупность существенных по отношению к усматриваемому заявителем техническому результату отличительных признаков в заявленном устройстве, изложенных в формуле изобретения. Следовательно, заявленное изобретение соответствует критерию "новизна".

Для проверки соответствия заявленного изобретения критерию "изобретательский уровень" заявитель провел дополнительный поиск известных решений, чтобы выявить признаки, совпадающие с отличительными от прототипа признаками заявленного устройства. Результаты поиска показали, что заявленное изобретение не вытекает для специалиста явным образом из известного уровня техники, определенного заявителем. Не выявлено влияние преобразований, предусматриваемых существенными признаками заявленного изобретения, на достижение технического результата. В частности, заявленным изобретением не предусматриваются следующие преобразования: дополнение известного средства какой-либо известной частью, присоединяемой к нему по известным правилам, для достижения технического результата, в отношении которого установлено влияние именно таких дополнений; замену какой-либо части известного средства другой известной частью для достижения технического результата, в отношении которого установлено влияние именно такой замены; исключение какой-либо части средства с одновременным исключением обусловленной ее наличием функции и достижением при этом обычного для такого исключения результата; увеличение однотипных элементов для усиления технического результата, обусловленного наличием в средстве именно таких элементов; выполнение известного средства или его части из известного материала для достижения технического результата, обусловленного известными свойствами материала; создание средства, состоящего из известных частей, выбор которых и связь между которыми осуществлены на основании известных правил, рекомендаций, и достигаемый при этом технический результат обусловлен только известными свойствами частей этого объекта и связей между ними; изменение количественных признаков или взаимосвязи признаков, если известен факт влияния каждого из них на технический результат и новые значения признаков или их взаимосвязь могли быть получены из известных зависимостей. Следовательно, заявленное изобретение соответствует критерию "изобретательский уровень".

Изобретение поясняется графическими материалами, на которых изображено: на фиг.1 - структурная схема устройства для синхронизации по циклам, на фиг.2 - функциональная схема обнаружителя ошибок в синхрогруппах, на фиг.3 - функциональная схема формирователя веса отклика на синхросигнал, на фиг.4 - функциональная схема счетчика искаженных синхросимволов.

Сведения, подтверждающие возможность осуществления изобретения с получением вышеуказанного технического результата, заключаются в следующем.

Устройство для синхронизации по циклам содержит опознаватель 1 синхросигнала, сумматор 2, блок 3 регистров сдвига, решающий узел 4, счетчик искаженных синхросимволов 5, блок 6 выбора максимального веса отклика, блок 7 выбора порога, формирователь 8 цикловых импульсов, триггер 9, счетчик 10, элемент 11 И, счетчик 12, вход 13 сигнальный, вход 14 тактовый, выход 15 устройства. При этом опознаватель 1 синхросигнала содержит регистр 16 сдвига, обнаружитель 17 ошибок в синхрогруппах и формирователь 18 веса отклика на синхросигнал. Решающий узел 4 содержит блок 19 сравнения, блок 20 памяти, блок 21 вычитания, блок 22 сравнения, счетчик 23 сравнения. При этом вход 13 сигнальный соединен с сигнальным входом опознавателя 1 синхросигнала. Сигнальным входом опознавателя 1 синхросигнала является информационный вход регистра 16 сдвига, выход которого подключен к входу обнаружителя 17 ошибок в синхрогруппах. Тактовый вход опознавателя 1 синхросигнала соединен с тактовыми входами регистра 16 сдвига и формирователя 18 веса отклика на синхросигнал. Первый выход обнаружителя 17 ошибок в синхрогруппах подключен к первому входу формирователя 18 веса отклика на синхросигнал. Второй выход обнаружителя 17 ошибок в синхрогруппах подключен к входу данных счетчика 5 искаженных синхросимволов и к третьему входу формирователя 18 веса отклика на синхросигнал, ко второму входу которого подключен выход блока 6 выбора максимального веса отклика. Выход формирователя 18 веса отклика на синхросигнал соединен с первым входом сумматора 2, выход которого подключен к сигнальному входу блока 3 регистров сдвига. Основной выход блока 3 регистров сдвига подключен ко второму входу сумматора 2, а дополнительный выход - к сигнальному входу решающего узла 4. При этом выход блока 19 сравнения подключен к входу управления блока 20 памяти, выход которого подключен ко второму входу блока 19 сравнения и первому входу блока 21 вычитания. Второй вход блока 21 вычитания объединен с входом данных блока 20 памяти, первым входом блока 19 сравнения и является сигнальным входом решающего узла 4. Выход блока вычитания 21 подключен ко второму входу блока 22 сравнения, выход которого соединен со входом сброса счетчика 23 сравнения. Выход счетчика 23 сравнения подключен к входу сброса блока 20 памяти. При этом управляющим и тактовым входами решающего узла 4 являются соответственно первый вход блока 22 сравнения и тактовый вход счетчика 23 сравнения. Выходом решающего узла 4 является выход счетчика 23 сравнения, который подключен к входам сброса формирователя 8 цикловых импульсов и блока 3 регистров сдвига. Тактовый вход формирователя 8 цикловых импульсов объединен с первым входом элемента 11 И, тактовыми входами опознавателя 1 синхросигнала, решающего узла 4, блока 3 регистров сдвига, счетчика 5 искаженных синхросимволов и счетчика 10, а управляющий вход решающего узла 4 соединен с выходом блока 7 выбора порога. Выход счетчика 5 искаженных синхросимволов соединен с адресными входами блока 6 выбора максимального веса отклика и блока 7 выбора порога. Выход формирователя 8 цикловых импульсов подключен ко входу управления счетчика 5 искаженных синхросимволов и входу установки триггера 9, а вход сброса триггера 9 соединен с выходом первого счетчика 10. Выход триггера 9 подключен ко входу сброса счетчика 10 и второму входу элемента 11 И, выход которого соединен с тактовым входом счетчика 12. Выход счетчика 12 соединен с входом сброса счетчика 5 искаженных синхросимволов и входами управления блока 6 выбора максимального веса отклика и блока 7 выбора порога. При этом сигнальный вход опознавателя 1 синхросигнала, тактовый вход формирователя 8 цикловых импульсов и выход формирователя 8 цикловых импульсов являются соответственно сигнальным входом 13, тактовым входом 14 и выходом 15 устройства.

Устройство синхронизации по циклам работает следующим образом. На сигнальный вход опознавателя 1 синхросигнала поступает групповой цифровой сигнал, содержащий детерминированные группы синхросигнала, повторяющиеся с частотой следования циклов. На информационных позициях группового сигнала кодовые группы информационных символов, идентичные синхрогруппе, формируются случайно. В течение каждого тактового интервала в регистр 16 сдвига записывается один символ принимаемого сигнала, причем с приходом очередного символа предыдущий продвигается в следующую ячейку регистра сдвига. Таким образом, за m тактовых интервалов (где m - число символов в синхрогруппе) в регистр записывается m символьная кодовая комбинация. При этом в течение каждого тактового интервала производится сравнение структуры каждой принимаемой последовательности из m символов с "копией" синхрогруппы, записанной в обнаружителе 17 ошибок в синхрогруппах, а результат сравнения преобразуется в s-разрядное двоичное число m_ош (где m_ош - число ошибок в синхрогруппе, s=[log₂m]+1, здесь [] - целая часть числа), поступающее на формирователь 18 веса отклика на синхросигнал.

На фиг.2 для примера представлена функциональная схема для обнаружения ошибок в синхрогруппе, имеющей структуру 1101. Обнаружитель ошибок в синхрогруппах состоит из дешифратора синхрогруппы (элемент DD1.1), кодера (элементы DD2-DD5) и вычитающего устройства (элементы DD6 и DD1.2-DD1.4). На вход дешифратора с выхода регистра 16 сдвига в параллельном коде подается групповой сигнал. При этом с приходом каждого тактового импульса на тактовый вход регистра сдвига групповой сигнал сдвигается на один такт влево. Дешифратор настроен на распознание синхрогруппы с кодом 1101. Кодер предназначен для формирования двоичного кода числа безошибочно обнаруженных синхросимволов в синхрогруппе. Вычитающее устройство осуществляет операцию вычитания от числа символов в синхрогруппе m (для рассматриваемого случая m=4) числа безошибочно обнаруженных синхросимволов в синхрогруппе. При этом на выходе вычитающего устройства, являющемся выходом обнаружителя 17 ошибок в синхрогруппах, формируется двоичное число ошибочно принятых синхросимволов в синхрогруппе. Обнаружитель 17 ошибок в синхрогруппах может быть реализован, например, на микросхемах: DD1 - на К555ЛН1: DD2 - на К155ИД3: DD3 - на К555ЛА6; DD4 - на К555ЛА2; DD5 - на K555ЛЕ1; DD6 - на К555ИМ6.

Функциональная схема формирователя 18 веса отклика на синхросигнал представлена на фиг.3. Формирователь 18 веса отклика на синхросигнал состоит из линии задержки (элементы DD1.1-DD1.2), запоминающего устройства (элемент DD2) и сравнивающего устройства (элемент DD3). В формирователе 18 веса отклика на синхросигнал производится операция сравнения максимального веса отклика на синхросигнал u с обнаруженным числом ошибок в синхрогруппе m_ош. При этом величина u может изменяться от 1 до m. На вход данных запоминающего устройства (элемент DD2) с первого выхода обнаружителя ошибок в синхрогруппах подается двоичное число безошибочно обнаруженных синхросимволов в синхрогруппе. Код, соответствующий величине u, подается с выхода блока 6 выбора максимального веса отклика в зависимости от величины вероятности ошибочного приема символов синхрогруппы на первый вход сравнивающего устройства (элемент DD3). Код, соответствующий величине m_ош, подается со второго выхода обнаружителя 17 ошибок в синхрогруппах на второй вход сравнивающего устройства. При поступлении на вход опознавателя 1 синхросигнала комбинации с кодом синхрогруппы на выходе формирователя 18 веса отклика на синхросигнал формируется отклик w в виде двоичного числа. При этом величина отклика w изменяется в зависимости от числа ошибок в синхрогруппе m_ош:

где w - вес отклика на синхросигнал; u - максимальный вес отклика на синхросигнал: m_ош - число ошибок в синхрогруппе; m_доп - число допустимых ошибок в синхрогруппе. При этом если u>m_ош, то на выходе сравнивающего устройства (вывод 7 элемента DD3) формируется нулевой сигнал, поступающий на вход сброса и разрешения записи запоминающего устройства (элемент DD2). С приходом положительного фронта тактового импульса, задержанного линией задержки на необходимую величину, число w записывается в запоминающем устройстве. Если u≤ m_ош, то на выходе сравнивающего устройства (элемент DD3) формируется единичный сигнал, устанавливающий запоминающее устройство в нулевое состояние. Линия задержки (элементы DD1.1, DD1.2) предназначена для правильной записи чисел w в запоминающее устройство. Линия задержки может быть построена, например, на элементах НЕ. При этом время задержки рассчитывается как суммарное время задержки распространения сигнала в элементах регистра 16 сдвига, обнаружителя 17 ошибок в синхрогруппах и формирователя 18 веса отклика на синхросигнал и определяется количеством включенных элементов НЕ (см., например, Вениаминов В.Н., Лебедев О.Н., Мирошниченко А.И. Микросхемы и их применение: Справ. пособие. - М.: Радио и связь, 1989. - С.207)

t_ЛЗ=qt_зд.р.ср,

где q - четное число элементов НЕ, участвующих в задержке сигнала, t_зд.р.ср - время задержки распространения в элементе НЕ, равное половине суммы времени задержки распространения сигнала при включении и выключении интегральной схемы (например, для микросхемы К555ЛН1 t_зд.р.ср=20 нс) (см., например, Аванесян Г.Р., Левшин В.П. Интегральные микросхемы ТТЛ, ТТЛШ: Справочник. - М.: Машиностроение, 1993. - С.76). Формирователь 18 веса отклика на синхросигнал может быть реализован, например, на микросхемах: DD1 - на К555ЛН1; DD2 - на К155ИР15; DD3 - на К555ЛСП1. С выхода формирователя 18 веса отклика на синхросигнал отклик w поступает на первый вход сумматора 2. Сумматор 2 представляет собой параллельный комбинационный сумматор, у которого s-разрядный вход первого слагаемого (младшие разряды n разрядного входа) и n разрядных входов второго слагаемого являются соответственно первым и вторым входом сумматора, при этом другие (n-s) разрядные входы первого слагаемого подключены к источнику "нулевого" уровня.

Блок 3 регистров сдвига включает в себя n N-разрядных (n=[log₂N· u]+1, N - число позиций в одном цикле) регистров сдвига. При этом объединенные тактовые входы и объединенные входы сброса регистров сдвига являются соответственно тактовым входом и входом сброса блока 3 регистров сдвига, а сигнальные входы, выходы последних разрядов и выходы первых разрядов всех регистров сдвига являются соответственно сигнальным входом, основным выходом и дополнительным выходом бока 3 регистров сдвига. Таким образом, отклик опознавателя 1 синхросигнала, имеющий место в i-м тактовом интервале, складывается в сумматоре 2 с результатом предыдущего счета откликов на i-й позиции цикла, поступающим с основного выхода блока 3 регистров сдвига. Новый результат счета откликов, больший на w прежнего, записывается в виде n-разрядного двоичного числа в соответствующие первые ячейки (разряды) регистров сдвига блока 3 регистров сдвига. При этом двоичное число, записанное до этого в первые ячейки блока 3 регистров сдвига, а также все остальные числа, хранящиеся в последующих однотипных ячейках, параллельно сдвигаются на один разряд, и с выхода блока 3 регистров сдвига на второй вход сумматора 2 поступает результат счета откликов - на (i+1)-м тактовом интервале. Если отклик опознавателя синхросигнала на (i+1)-м тактовом интервале отсутствует, то прежний результат счета откликов на (i+1)-й позиции цикла переписывается в первые ячейки блока 3 регистров сдвига, а остальные числа, хранящиеся в однотипных ячейках блока 3 регистров сдвига, сдвигаются на один разряд и т.д. Блок 3 регистров сдвига обеспечивает запоминание результатов счета откликов на каждой позиции цикла в течение длительности цикла. При этом величина n определяет емкость памяти результатов счета. Одновременно результаты счета откликов на каждой из позиций цикла с дополнительного выхода блока 3 регистров сдвига последовательно поступают на сигнальный вход решающего узла 4. В решающем узле 4, например в i-м тактовом интервале, входное двоичное число в параллельном коде, представляющее текущий результат счета откликов на i-й позиции цикла, одновременно подается на первый вход блока 19 сравнения, вход данных блока 20 памяти и второй вход блока 21 вычитания. В блоке 19 сравнения входное число сравнивается с двоичным числом, хранящимся в блоке 20 памяти, и, если оно превышает число блока 20 памяти, то на выходе блока 19 сравнения формируется импульс, который, поступая на вход управления блока 20 памяти, обеспечивает стирание прежнего и запись нового (входного) числа. После этого на входах блока 19 сравнения оказываются равные двоичные числа. Если же входное число равно или меньше числа, хранящегося в блоке 20 памяти, то содержимое последнего не изменяется. Таким образом, в блок 20 памяти переписывается наибольший текущий результат счета откликов на какой-либо позиции цикла, который далее сравнивается с результатами счет на последующих позициях цикла. Получающаяся разность (между числом блока 20 памяти и входным числом) на выходе блока 21 вычитания в виде двоичного числа в параллельном коде сравнивается в блоке 22 сравнения с пороговым числом d, поступающим на первый его вход (являющийся управляющим входом решающего узла 4) с выхода блока 7 выбора порога. При этом если число с выхода блока 21 вычитания меньше порогового числа d, то с выхода второго блока 22 сравнения на вход сброса счетчика 23 сравнения подается "единичный" (запрещающий) потенциал, который устанавливает и удерживает его в "нулевом" состоянии. Когда в i-м тактовом интервале число с выхода блока 21 вычитания равно или больше числа d, с выхода второго блока 22 сравнения поступает "нулевой" (разрешающий) потенциал, и счетчик 23 сравнения производит счет одного тактового импульса, поступающего на его тактовый вход, являющийся тактовым входом решающего узла 4. Если наибольшее двоичное число, записанное в блок 20 памяти, будет превышать каждое из N-1 последующих чисел, поступающих друг за другом с дополнительного выхода блока 3 регистров сдвига, на величину, равную или большую пороговою числа d, то счетчик 23 сравнения произведет счет следующих подряд N тактовых импульсов. После чего на его выходе формируется импульсный сигнал, который является выходным сигналом синхронизации решающего узла 4. Сигнал синхронизации поступает на входы сброса блока 20 памяти, блока 3 регистров сдвига и формирователя 8 цикловых импульсов. В результате блок 20 памяти и блок 3 регистров сдвига сбрасывается в "нуль", после чего с выхода блока 22 сравнения начинает поступать запрещающий "единичный" потенциал, и счетчик 23 сравнения также сбрасывается в "нуль". Выходным сигналом синхронизации решающего узла 4 производится фазирование формирователя 8 цикловых импульсов таким образом, что на выход 15 устройства начинают поступать регулярно следующие цикловые импульсы, по времени совпадающие с откликами опознавателя 1 синхросигнала на истинные синхрогруппы. Далее процесс поиска временного положения циклового синхросигнала в двоичном потоке группового сигнала начинается заново, при этом следующие сигналы синхронизации решающего узла 4 будут подтверждать фазу начальной установки формирователя 8 цикловых импульсов, если временное положение циклового синхросигнала не меняется. Блоки 19 и 22 сравнения могут быть выполнены, например, в виде n-разрядных компараторов двоичных кодов, формирующих признак "больше", "меньше" при соответствующем знаке разницы значений входных операндов, а также признак их равенства, подаваемых на первый и второй входы блоков. При этом выходами первого и второго блока сравнения являются выход P>Q компаратора (фиг.3, элемент DD3). Блок 20 памяти может быть выполнен в виде n-разрядного регистра с параллельным входом. При этом входом данных, входом управления, входом сброса и выходом блока 20 памяти являются соответственно вход данных, тактовый вход, вход сброса и выход данных n-разрядного регистра. Блок 21 вычитания может быть выполнен в виде полного n-разрядного параллельного сумматора. Разрядность сумматора обеспечивается последовательным соединением выхода переноса сумматора младших разрядов с входом переноса сумматора старших разрядов. Для выполнения сумматором операции вычитания число с блока 20 памяти, поступающее на первый вход блока вычитания, подвергается инверсии, а число, поступающее с дополнительного выхода блока 3 регистров сдвига на второй вход блока вычитания, инверсии не подвергается (фиг.2, элементы DD6, DD1.2-DD1.4). Счетчик 23 сравнения и формирователь 8 цикловых импульсов могут быть выполнены в виде последовательно соединенных двоично-десятичного синхронного счетчика и дешифратора. При этом входы сброса счетчика 23 сравнения и формирователя 8 цикловых импульсов являются входами сброса двоично-десятичного счетчика. Соответственно тактовые входы счетчика 23 сравнения и формирователя 8 цикловых импульсов являются тактовыми входами двоично-десятичного счетчика. Выходами счетчика 23 сравнения и формирователя 8 цикловых импульсов является выход дешифратора, определяющий состояние двоично-десятичных счетчиков. При этом фазирование формирователя 8 цикловых импульсов может осуществляться путем установки в "пуль" счетчика.

Процесс формирования пороговых чисел d для решающего узла 4 и максимального веса отклика на синхросигнал и для опознавателя синхросигнала 1 производится следующим образом. На s-разрядный вход данных счетчика 5 искаженных синхросимволов поступает двоичное число m_ош, равное числу ошибок в синхрогруппе. Счетчик 5 искаженных синхросимволов вычисляет суммарное число ошибок в синхрогруппах R, а счетчик 12 - общее число синхросимволов, переданных за определенный промежуток времени Q. Сигнал цикловой синхронизации с выхода формирователя 8 цикловых импульсов устанавливает триггер 9 в "единичное" состояние, а "единичный" сигнал (сигнал разрешения) с выхода триггера 9 поступает на входы сброса счетчика 10 и второй вход элемента 11 И. При этом счетчик 10 переводится в режим "счета", и разрешается прохождение тактовых импульсов с выхода элемента 11 И на тактовый вход счетчика 12. Счетчик 10 обеспечивает прохождение через элемент 11 И за один цикл определенного количества тактовых импульсов, равного количеству импульсов в синхрогруппе m, после чего осуществляет сброс триггера 9 в "нуль". Счетчик 10 сигналом логического "нуля" с выхода триггера 9 сбрасывается в "нуль" и переводится в режим "остановка". Подсчитывая число R искаженных синхросимволов в течение времени счета довольно большого числа цикловых синхросимволов Q, можно периодически определять вероятность (частость) ошибочного приема синхросимволов по формуле p_ош=R/Q, т.е. производить текущую оценку степени искажения принимаемого цифрового сигнала. Счетчики 10 и 12 могут быть выполнены так же, как и формирователь 8 цикловых импульсов, в виде последовательно соединенных двоично-десятичного синхронного счетчика и дешифратора. Обнуление обоих счетчиков - синхронное. При этом дешифратор счетчика 10 настроен на опознание состояния двоично-десятичного счетчика, равного количеству импульсов в синхрогруппе m, а дешифратор счетчика 12 настроен на опознание состояния двоично-десятичного счетчика, равного количеству импульсов наблюдения Q. Триггер 9 может быть выполнен в виде RS-триггера. При этом вход S подсоединен к выходу формирователя 8 цикловых импульсов, а вход R - к выходу счетчика 10. Емкость счетчика 12 выбирается равной величине Q, поэтому после отсчета каждых Q синхроимпульсов на его выходе формируется единичный импульс, с помощью которого в блок 7 выбора порога и в блок 6 выбора максимального веса отклика, вместо хранившегося в них двоичного числа, переписывается содержимое счетчика 5 искаженных синхросимволов. После чего счетчик 5 искаженных синхросимволов сбрасывается в "нуль", и процесс анализа качества принимаемого сигнала в течение следования последующих Q синхроимпульсов повторяется.

На фиг.4, для примера, представлена функциональная схема счетчика 5 искаженных синхросимволов, предназначенного для подсчета ошибочно принятых синхросимволов при m=4. Счетчик 5 искаженных синхросимволов состоит из суммирующего устройства (элементы DD1 и DD3) и запоминающего устройства (элемент DD2) и линий задержки. При этом на вход данных счетчика 5 искаженных синхросимволов подается число ошибочно принятых синхросимволов m_ош со второго выхода обнаружителя 17 ошибок в синхрогруппах. Это число суммируется с числом ошибок в синхрогруппах, накопленных за предыдущий период наблюдения. На вход управления счетчика 5 искаженных синхросимволов с выхода формирователя 8 цикловых импульсов поступают цикловые импульсы. Через вторую линию задержки они поступают на входы управления режимами запоминающего устройства (элемент DD2). обеспечивая запоминание результатов суммирования ошибок в синхрогруппах. Поэтому счетчик 5 искаженных синхросимволов обеспечивает подсчет только ошибочно принятых синхросимволов. соответствующих истинным синхрогруппам, в моменты прихода положительного фронта тактового импульса через первую линию задержки на тактовый вход запоминающего устройства (элемент DD2). Сигнал сброса поступает с выхода счетчика 12 на тактовый вход счетчика 5 искаженных синхросимволов через третью линию задержки на вход сброса запоминающего устройства (элемент DD2). Линии задержки предназначены: первая линия задержки - для правильной записи результата суммирования в запоминающее устройство; вторая линия задержки - для записи в запоминающее устройство только ошибочно принятых синхросимволов, соответствующих истинным синхрогруппам; третья линия задержки - для своевременного сброса запоминающего устройства. Время задержки первой и второй линии задержки определяется как суммарное время задержки распространения сигнала в элементах регистра 16 сдвига, обнаружителя 17 ошибок в синхрогруппах и счетчика 5 искаженных синхросимволов (элементы сумматора). Время задержки третьей линии задержки определяется как суммарное время задержки распространения сигнала в элементах блока 6 выбора максимального веса отклика (блока 7 выбора порога). Счетчик 5 искаженных синхросимволов может быть реализован, например, на микросхемах: DD1, DD3 - на К555ИМ6; DD2 - на К155ИР13. Линии задержки могут быть реализованы, например, так же, как линия задержки формирователя 18 веса отклика на синхросигнал - на элементах НЕ микросхемы К555ЛН1.

Блок 6 выбора максимального веса отклика и блок 7 выбора порога в зависимости от значения записанного в них двоичного числа R производят выбор, соответственно, определенного числа максимального веса отклика на синхросигнал u, а также порогового числа d. Выбранные числа u и d с выходов блоков 6 и 7 в параллельном коде подаются, соответственно, на второй вход формирователя 18 веса отклика на синхросигнал и управляющий вход решающего узла 4. Блок 6 выбора максимального веса отклика и блок 7 выбора порога могут быть выполнены в виде постоянных запоминающих устройств (например, на микросхемах К573РФ13), в элементы памяти которых записаны результаты расчетов чисел допустимой величины ошибок в синхрогруппах и пороговых чисел в зависимости от вероятности ошибочного приема одиночного символа входного группового цифрового сигнала (см. Кальников В.В., Ташлинский А.Г. Методики нахождения внутренних параметров систем цикловой синхронизации с параллельным и рециркулярным поиском. - Ульяновск: УФВУС, 2002. 35 с. - Деп. в ЦВНИ МО РФ 23.09.02. № Б4898, опубл. СРДР, сер. Б, вып.61, 2002). При этом величина измеренной вероятности ошибочного приема одиночного символа с выхода счетчика 5 искаженных синхросимволов подается на запоминающее устройство, которое может быть выполнено в виде регистра с параллельным входом, а его параллельный выход подключен к адресным входам постоянных запоминающих устройств. Выборка максимальною веса отклика на синхросигнал и или порогового числа d осуществляется при поступлении на входы управления считыванием постоянных запоминающих устройств сигнала с выхода счетчика 12 окончания измерения вероятности ошибочного приема синхросимволов Р_ош. Таким образом, в течение времени счета Q в решающий узел 4 подается определенное пороговое число d, а в формирователь 18 веса отклика на синхросигнал - максимальный вес отклика на синхросигнал u, которые могут принимать в каждом конкретном случае одно из h дискретных значений (градаций) в зависимости от качества принимаемого сигнала. Необходимое число градаций h порогового числа d и максимальный вес отклика на синхросигнал u выбирается из расчета поддержания вероятности обнаружения ложного синхросигнала в требуемых пределах при различных изменениях величины Р_ош. При этом законы формирования конкретных значений пороговых чисел d_r блоком 7 выбора порога и значений максимального веса отклика u_r блоком 6 выбора максимального веса отклика можно записать в виде

d_r=F₁(A_r≤_Pош<Br),

u_r=F₂(A_r≤_Pош<Br),

где F₁ и F₂ - заранее выбранные правила соответственно для блока 7 выбора порога и блока 6 выбора максимального веса отклика, по которым величина P_ош=R/Q, принимающая значение в пределах r-го интервала (г может изменяться от 1 до h) измерений, приводится в соответствие значениям порогового числа d, и максимального веса отклика на синхросигнал u_r; А_r и B_r - соответственно нижняя и верхняя границы величины Р_ош для r-го интервала. Требуемая помехоустойчивость устройства, которая определяется вероятностью обнаружения ложного синхросигнала, обеспечивается выбором законов формирования пороговых чисел d_r для блока 7 выбора порога и чисел максимального веса отклика на синхросигнал u_r для блока 6 выбора максимального веса отклика по соответствующим измеренным значениям величины Р_ош, попадающим в пределы какого-либо r-го интервала с границами А_r и B_r, по принципу: чем больше величина Р_ош, тем большим должно быть пороговое число d_r и максимальный вес отклика на синхросигнал u_r. Одновременно достигается сокращение времени восстановления синхронизма, поскольку временной интервал наблюдения откликов опознавателя 1 синхросигнала, в конце которою принимается решение о фазе циклового синхросигнала, адаптивно изменяется в зависимости от величины Р_ош и в каждом конкретном случае (при определенном значении Р_ош) приближается к минимально необходимому, при котором еще обеспечивается требуемая помехоустойчивость. Величина Q, определяющая коэффициент счета счетчика 12, должна выбираться, с одной стороны, достаточно большой для того, чтобы обеспечить требуемую точность оценки вероятности ошибки Р_ош одиночного символа, с другой стороны - достаточно малой, чтобы обеспечить измерение величины Р_ош в пределах между двумя сбоями синхронизма по циклам и слежение за изменениями условий связи. Если считать, что сбои синхронизма по циклам происходят относительно редко, т.е. через интервалы времени, намного превышающие время счета Q цикловых синхроимпульсов, то на практике величина Q может выбираться как

где В₁ - верхняя граница величины Р_ош в пределах первого интервала измерений, который соответствует наименьшему пороговому числу d₁ и u₁; [] - означает округление до целого числа.

Для определения качественных показателей устройства для синхронизации по циклам были построены его аналитическая (Кальников В.В., Ташлинский А.Г. Аналитические модели систем цикловой синхронизации с параллельным и рециркулярным поиском синхросигнала. - Ульяновск: УФВУС, 2002. 28 с. - Деп. в ЦВНИ МО РФ 02.10.02. № Б4901, опубл. СРДР, сер.Б, вып.61, 2002) и имитационная модели (Кальников В.В., Ташлинский А.Г. Имитационная модель систем цикловой синхронизации с параллельным и рециркулярным поиском синхросигнала. - Ульяновск: УФВУС, 2002. 32 с. - Деп. в ЦВНИ МО РФ 02.10.02. № Б4900, опубл. СРДР, сер.Б, вып.61, 2002), на основе которых разработана методика нахождения пороговых чисел и максимального веса отклика на синхросигнал в зависимости от вероятности ошибочного приема символов синхрогрупп (см. Кальников В.В., Ташлинский А.Г. Методики нахождения внутренних параметров систем цикловой синхронизации с параллельным и рециркулярным поиском. - Ульяновск: УФВУС, 2002. 35 с. - Деп. в ЦВНИ МО РФ 23.09.02. № Б4898, опубл. СРДР, сер.Б, вып.61, 2002).

Моделирование производилось при следующих исходных данных:

- длина цикла передачи N=1200;

- длина синхрогруппы m=9 (000111011);

- скорость передачи группового сигнала В₀=480 кбит/с;

- период следования цикла передачи Т_ц=2,5 мс;

- вероятность ошибочного приема одиночного символа P_ош=5· 10^-2 (для "худшего случая").

В результате моделирования устройство показало следующие характеристики (в скобках указаны характеристики прототипа):

- среднее время восстановления синхронизма 5 мс (25 мс):

- вероятность обнаружения ложного синхронизма 10^-3 (6· 10^-3).

Моделирование подтвердило достижение технического результата - повышение быстродействия и помехоустойчивости - при осуществлении изобретения.

Вышеизложенные сведения свидетельствуют о выполнении при использовании заявленного устройства следующей совокупности условий:

- средство, воплощающее заявленное устройство при его осуществлении, предназначено для использования в приемных устройствах синхронизации по циклам систем передачи дискретных сообщений;

- для заявленного устройства в том виде, как оно охарактеризовано в формуле изобретения, подтверждена возможность его осуществления с помощью описанных в заявке или известных до даты приоритета средств и методов;

- средство, воплощающее заявленное изобретение при его осуществлении, способно обеспечить достижение усматриваемого заявителем технического результата.

Таким образом, заявленное изобретение соответствует критерию "промышленная применимость".

Изобретение относится к электросвязи и может быть использовано в приемных устройствах синхронизации по циклам систем передачи дискретных сообщений. Устройство содержит опознаватель синхросигнала, основной выход которого подключен к первому входу сумматора, выходом соединенного с сигнальным входом блока регистров сдвига, основной выход которого подключен ко второму входу сумматора, а дополнительный выход - к сигнальному входу решающего узла , выход которого соединен со входами сброса блока регистров сдвига и формирователя цикловых импульсов, тактовый вход опознавателя синхросигнала объединен с тактовыми входами решающего узла, блока регистров сдвига, счетчика искаженных синхросимволов, формирователя цикловых импульсов, счетчика и элемента И, управляющий вход решающего узла соединен с выходом блока выбора порога, выход счетчика подключен к входу сброса триггера , вход установки которого подключен к выходу формирователя цикловых импульсов, выход которого соединен с входом управления счетчика искаженных синхросимволов, выход триггера подключен к входу сброса счетчика и второму входу элемента И, выход которого подключен к тактовому входу счетчика, выходом подсоединенного к входам управления блока выбора порога и блока выбора максимального веса отклика, а также входу сброса счетчика искаженных синхросимволов, вход данных которого подключен к дополнительному выходу опознавателя синхросигнала, выход счетчика искаженных синхросимволов подключен к адресным входам блока выбора порога и блока выбора максимального веса отклика, выход которого подключен к управляющему входу опознавателя синхросигнала. При этом сигнальный вход опознавателя синхросигнала, тактовый вход формирователя цикловых импульсов и выход формирователя цикловых импульсов являются соответственно сигнальным входом, тактовым входом и выходом устройства, при этом введены счетчик искаженных синхросимволов, счетчики, элемент И, триггер и блока выбора максимального веса отклика, а опознаватель синхросигнала выполнен в виде регистра сдвига, обнаружителя ошибок в синхрогруппах и формирователя веса отклика на синхросигнал, на выходе которого формируются весовые коэффициенты в зависимости от количества ошибок в принимаемых синхрогруппах. Технический результат, достигаемый при реализации изобретения, состоит в повышении помехоустойчивости и быстродействия. 4 ил.

Устройство синхронизации по циклам, содержащее опознаватель синхросигнала, основной выход которого соединен с первым входом сумматора, выход которого подключен к сигнальному входу блока регистров сдвига, основной выход которого соединен со вторым входом сумматора, а дополнительный выход блока регистров сдвига подключен к сигнальному входу решающего узла, выход которого подключен к входам формирователя цикловых импульсов и блока регистров сдвига, тактовый вход которого объединен с тактовыми входами опознавателя синхросигнала, решающего узла и формирователя цикловых импульсов, а управляющий вход решающего узла объединен с выходом блока выбора порога, а также счетчик искаженных синхросимволов, выход которого соединен с адресным входом блока выбора порога, и счетчик общего числа синхроимпульсов, выход которого соединен с входом сброса счетчика искаженных синхросимволов и с входом управления блока выбора порога, причем сигнальный вход опознавателя синхросигнала, тактовый вход и выход формирователя цикловых импульсов являются соответственно сигнальным входом, тактовым входом и выходом устройства, отличающееся тем, что в него введены блок выбора максимального веса отклика, счетчик тактовых импульсов, триггер и элемент И, а опознаватель синхросигнала выполнен в виде регистра сдвига, выход которого подключен к входу обнаружителя ошибок в синхрогруппах, первый выход которого соединен с первым входом формирователя веса отклика на синхросигнал, выход которого является основным выходом опознавателя синхросигнала, дополнительным выход которого является второй выход обнаружителя ошибок в синхрогруппах, который также соединен с третьим входом формирователя веса отклика на синхросигнал, причем сигнальным и управляющим входами опознавателя синхросигнала являются соответственно информационный вход регистра сдвига и второй вход формирователя веса отклика на синхросигнал, а тактовым входом опознавателя синхросигнала является тактовый вход регистра сдвига, который также объединен с тактовым входом формирователя веса отклика на синхросигнал, счетчика искаженных синхросимволов, счетчика тактовых импульсов и первым входом элемента И, причем выход счетчика тактовых импульсов подключен к входу сброса триггера, вход установки которого подключен к выходу формирователя цикловых импульсов и к входу управления счетчика искаженных синхросимволов, а выход триггера подключен к входу сброса счетчика тактовых импульсов и второму входу элемента И, выход которого соединен с тактовым входом счетчика общего числа синхроимпульсов, выход которого подключен к входу управления блока выбора максимального веса отклика, вход данных счетчика искаженных синхросимволов подключен к дополнительному выходу опознавателя синхросигнала, а выход счетчика искаженных синхросимволов к адресному входу блока выбора максимального веса отклика, выход которого соединен с управляющим входом опознавателя синхросигнала.