ОБЛАСТЬ ТЕХНИКИ
Изобретение относится к области вычислительной техники, в частности к устройствам обработки данных, и может быть использовано для построения функциональных узлов для анализа свойств генераторов псевдослучайных последовательностей двоичных чисел, фильтрации событий, обработки сигналов, изображений и результатов физических экспериментов.
ПРЕДШЕСТВУЮЩИЙ УРОВЕНЬ ТЕХНИКИ
Известно устройство последовательного типа для детектирования групп нулевых и единичных бит и определение их количества (RU №2680759 С1, МПК G06F 7/74, заявлено 16.02.2018, опубликовано 26.02.2019, Бюл. №6) в котором для входных последовательностей данных размерностью N, поступающих на внешний вход данных DI, на соответствующих внешних выходах групп устройства формируются двоичные коды, соответствующие количеству групп QG, количеству нулевых бит QZ, количеству единичных бит QU, разности между количеством единичных и нулевых бит QZU, количество бит по группам QO с выходного буфера OB 11, при этом в четных адресах, начиная с нулевого адреса, указывается количество нулевых бит в группах, а в нечетных адресах, начиная с первого адреса, указывается количество единичных бит в группах, а также формируются флаг готовности FE, флаг «нулей больше единиц» F01, флаг «Буфер заполнен» FF и флаг «Буфер пуст» FZ.
Недостатками данного устройства является определение групп нулевых и единичных бит произвольной размерности, а не заданной размерности, и отсутствие средств для выявления максимальных групп.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является, принятое за прототип, устройство для детектирования групп бит (RU №2780985, МПК G06F 7/74, G06F 7/02, заявлено 01.12.2021, опубликовано 04.10.2022, Бюл. №28), содержащее внешний m разрядный вход данных ID, внешний m разрядный вход заданного шаблона IG, группу внешних выходов данных QB, первый RS-триггер пуска-останова TSS 1, второй D-триггер TR2 задержки 2, счетчик CTG групп 3, выходной буфер ОВ 4, первый R1 регистр данных 5, второй R2 регистр данных 6, группу из m компараторов 71, 72, …, 7m, группу из (m-1) элементов И 82, 83, …, 8m, элемент ИЛИ 9 и элемент И 10, а также введены внешние входы асинхронной установки в нулевое состояние CLR, пуска устройства START, остановки устройства STOP и тактовый С, внутренняя 2m-разрядная шина данных BD, внутренняя m-разрядная шина данных буфера IOB, внутренний флаг совпадения FE, внешняя шина управления обменом ЕО, внешние флаг «Буфер заполнен» FF и флаг «Буфер пуст» FZ.
Недостатком данного устройства является выявление на каждом такте групп бит соответствующих только одному заданному шаблону.
ЗАДАЧА ИЗОБРЕТЕНИЯ
Задачей изобретения является разработка аппаратных средств групповой структуры для исследования свойств генераторов псевдослучайных последовательностей двоичных чисел, а также для обработки сигналов и результатов физических экспериментов.
При анализе генераторов псевдослучайных последовательностей двоичных чисел устройство предназначено для выявления групп (рядов) подряд идущих единичных бит и самой длинной последовательности из единиц в блоках входных данных заданной размерности.
При обработке результатов физических экспериментов устройство предназначено для выявления событий заданной размерности, определение их количества и максимальных событий.
Техническим результатом изобретения является расширение арсенала средств того же назначения, в части возможности детектирования групп единичных бит, определение количества заданных групп и выявления максимальных групп в двоичных блоках, а также подсчет единичных групп во входной последовательности.
КРАТКОЕ ОПИСАНИЕ СУЩНОСТИ ИЗОБРЕТЕНИЯ
Указанный технический результат при осуществлении изобретения достигается тем, что устройство для детектирования групп единичных бит и максимальных групп в блоках бинарной последовательности содержит внешний вход данных ID последовательного ввода К-разрядных блоков данных ВВ из входной N-разрядной бинарной последовательности данных, группу внешних выходов групп QB, группу внешних выходов максимальных групп QH, группу внешних шин количества единичных групп Q1, Q2, Q(M+1) (где М - разрядности детектируемых единичных групп, 1≤М≤К), счетчик тактов СТС 1, выходной буфер групп ОВ 2, сдвиговый регистр данных RD 3, группу из (М+1) компараторов 41, 42, …, 4(M+1), элемент И с инверсным входом 5, группу из М счетчиков единичных групп 61, 62, …, 6M, группу из (М+1) сумматоров 71, 72, …, 7(M+1), группу из (М+1) регистров 81, 82, …, 8(M+1), триггер TR 9, группу из М элементов ИЛИ 101, 102, …, 10M, группу из М элементов И с инверсным входом 111, 112, …, 11M, приоритетный шифратор 12, элемент ИЛИ 13, регистр максимальной группы RH 14, регистр приоритета RPR 15 и выходной буфер максимальных групп ОН 16,
а также введены внешние входы тактовый IC, синхронной установки в нулевое состояние IR и разрешения работы ICE, внутренние шины данных BD, совпадения BEQ, старшей группы BS, количества единиц в группе ВН и приоритета BPR, внутренний флаг начала блока F1 и внутренний флаг максимума FH, внешние шины управления обменом ЕО, внешние флаги «Буфер заполнен» FF и «Буфер пуст» FZ,
причем внешний вход синхронной установки в нулевое состояние IR соединен с соответствующими входами синхронной установки в нулевое состояние R счетчика тактов СТС 1, выходного буфера групп ОВ 2, сдвигового регистра данных RD 3, регистров 81, 82, …, 8(M+1) и выходного буфера максимальных групп ОН 16, а внешний вход разрешения работы ICE соединен с входом разрешения работы СЕ счетчика тактов СТС 1,
внешний тактовый вход устройства 1С соединен с входами синхронизации С счетчика тактов СТС 1, выходного буфера групп ОВ 2, сдвигового регистра данных RD 3, счетчиков единичных групп 61, 62, …, 6M, регистров 81, 82, …, 8(M+1), триггера TR 9, регистра максимальной группы RH 14, регистра приоритета RPR 15 и выходного буфера максимальных групп ОН 16,
причем выход счетчика тактов СТС 1 является внутренним флагом начала блока F1, который соединен с входами синхронной установки в нулевое состояние R счетчиков единичных групп 61, 62, …, 6M, триггера TR 9, регистра максимальной группы RH 14 и регистра приоритета RPR 15, а также соединен с входами разрешения работы СЕ выходного буфера групп ОВ 2, регистров 81, 82, …, 8(M+1) и выходного буфера максимальных групп ОН 16,
внешний вход данных ID соединен с входом SI последовательного ввода сдвигового регистра данных RD 3, выходы которого являются разрядами внутренней шины данных BD,
причем разряды внутренней шины данных BD группами по (i+2) разряда (где i=1, …, М), каждая из которых начинается с первого разряда, соединены со вторыми группами входов соответствующих i-ых компараторов группы 41, 42, …, 4M, а у первых групп входов компараторов группы 41, 42, …, 4M на первые разряды и (i+2)-ые разряды поданы нулевые значения, а на вторые и последующие разряды поданы единичные значения соответствующими группами по (i) разрядов (где i=1, …, М), каждая из которых начинается со второго разряда,
кроме того, у (М+1)-го компаратора 4(М+1) единичные значения поданы на все W разряды первой группы входов (где W разрядность детектируемых единичных групп, K/2≤W≤K), а вторая группа входов соединена с первыми W разрядами внутренней шины данных BD, начиная с первого разряда, а выход (М+1)-го компаратора 4(M+1) соединен прямым входом элемента И 5 с инверсным входом,
выходы первых М компараторов 41, 42, …, 4М соединены с входами разрешения работы СЕ соответствующих одноименных счетчиков единичных групп 61, 62, …, 6М, а также являются одноименными первыми М разрядами внутренней шины совпадения BEQ, у которой (М+1) разряд соединен с выходом элемента И 5 с инверсным входом, у которого инверсный вход соединен с выходом триггера TR 9, у которого вход S синхронной установки в единичное состояние соединен с выходом элемента И 5 с инверсным входом,
при этом все (М+1) разрядов внутренней шины совпадения BEQ соединены с соответствующими входами приоритетного шифратора 12, выходы которого являются разрядами внутренней шины количества единиц в группе ВН, которая соединена с группой информационных D-входов регистра максимальной группы RH 14, выходы которого соединены с группой информационных D-входов выходного буфера максимальных групп ОН 16,
кроме того, первые М разрядов внутренней шины совпадения BEQ соединены с первыми прямыми входами соответствующих элементов И с инверсным входом группы 111, 112, …, 11M, выходы которых являются первыми М разрядами внутренней шины старшей группы BS, у которой (М+1)-й разряд соединен с (М+1)-м разрядом внутренней шины совпадения BEQ, а все (М+1) разряды внутренней шины старшей группы BS соединены группой информационных D-входов регистра приоритета RPR 15 и соединены с соответствующими входами элемента ИЛИ 13, выход которого является внутренним флагом максимума FH и соединен с входами разрешения работы СЕ регистра максимальной группы RH 14 и регистра приоритета RPR 15, выходы которого являются разрядами внутренней шины приоритета BPR, у которой первые М разрядов соединены с первыми входами одноименных М элементов ИЛИ из группы 101, 102, …, 10M, выходы которых соединены с инверсными входами одноименных элементов И с инверсным входом из группы 111, 112, …, 11M,
причем вторые входы первых (М-1) элементов ИЛИ группы 101, 102, …, 10(M-1), начиная с первого до (M-1)-го элементов, соединены с выходами соответствующих последующих (М-1) элементов ИЛИ группы 102, 103, …, 10M, начиная со второго до М-го элементов, а М-й разряд внутренней шины приоритета BPR соединен со вторым входом М-го элемента 10M, кроме того, выходы счетчиков единичных групп 61, 62, …, 6М и триггера TR 9 соединены с соответствующими группами информационных D-входов выходного буфера групп ОВ 2, а также соединены со вторыми группами входов соответствующих (М+1) сумматоров 71, 72, …, 7(M+1), у которых первые группы входов соединены с выходами одноименных (М+1) регистров 81, 82, …, 8(M+1), выходы которых также являются соответствующими одноименными внешними шинами Q1, Q2, Q(M+1) количества единичных групп,
кроме того, выходной буфер групп ОВ 2 также подключен к внешней соответствующей шине ЕО управления обменом, а соответствующие выходы выходного буфера ОВ 2 являются группой внешних выходов групп QB и соответствующими внешними флагами «Буфер заполнен» FF и «Буфер пуст» FZ,
причем выходной буфер максимальных групп ОН 16 также подключен к внешней соответствующей шине ЕО управления обменом, а соответствующие выходы выходного буфера максимальных групп ОН 16 являются группой внешних выходов максимальных групп QH и соответствующими внешними флагами «Буфер заполнен» FF и «Буфер пуст» FZ.
КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙ
На фиг. 1 представлена схема предлагаемого устройства для детектирования групп, содержащих от 1 до М=3 единичных бит и W≥4 единичных бит, в последовательных блоках входных данных ВВ, содержащих по К=8 разрядов. На фиг. 2 приведена временная диаграмма работы устройства.
На фиг. 1-2 и в тексте приняты следующие обозначения:
ADD - сумматор,
AND - элемент И,
OR - элемент ИЛИ,
ВВ1, ВВ2, …., BBL - блоки входных данных содержащие по К разрядов,
BD - внутренняя шина данных,
BEQ - внутренняя (М+1)-разрядная шина совпадения,
BS - внутренняя (М+1)-разрядная шина старшей группы,
ВН - внутренняя][log2(M+1)[-разрядная шина количества единиц в группе
(] [- большее целое),
BPR - внутренняя (М+1) разрядная шина приоритета,
BUF - буфер с дисциплиной обслуживания FIFO,
С - тактовый вход,
СЕ - вход разрешения работы,
СОМР - компаратор,
СТ - счетчик,
СТС - счетчик тактов,
СТ1, СТ2,..., СТМ - группа из М счетчиков единичных групп,
D - информационные входы,
ЕО - внешняя шина управления обменом,
F1 - внутренний флаг начала блока,
FH - внутренний флаг максимума,
FF - внешний флаг «Буфер заполнен»,
FZ - внешний флаг «Буфер пуст»,
IC - внешний тактовый вход,
ICE - внешний вход разрешения работы,
ID - внешний вход данных,
IR - внешний вход синхронной установки в нулевое состояние,
К - разрядность входных блоков данных,
L - количество входных блоков ВВ, где L=N/K,
N - размерность (длина) входной последовательности данных,
М - разрядность детектируемых единичных групп, где 1≤М≤К,
ОВ - выходной буфер групп,
ОН - выходной буфер максимальных групп,
QB - группа внешних выходов групп,
QH - группа внешних выходов максимальных групп,
Q1, Q2,Q(M+1) - группа внешних шин количества единичных групп,
R - вход синхронной установки в нулевое состояние,
R1, R2, …, R(M+1) - группа из (М+1) регистров единичных групп,
RG - регистр,
RD - сдвиговый регистр данных,
RH- регистр максимальной группы,
RPR - регистр приоритета,
S - вход синхронной установки в единичное состояние,
SI - вход последовательного ввода,
TR - триггер,
W - разрядность детектируемых единичных групп, где K/2≤W≤K,
1 - счетчик тактов СТС,
2 - выходной буфер групп ОВ,
3 - сдвиговый регистр данных RD,
41, 42, …, 4(M+1) - группа из (М+1) компараторов (СОМР),
5 - элемент И с инверсным входом (AND),
61, 62, …, 6M - группа из М счетчиков единичных групп,
71, 72, …, 7(M+1) - группа из (М+1) сумматоров (ADD),
81, 82, …, 8(M+1) - группа из (М+1) регистров,
9 - триггер TR,
101, 102, …, 10M - группа из М элементов ИЛИ (OR),
111, 112, …, 11M - группа из М элементов И с инверсным входом (AND),
12 - приоритетный шифратор,
13 - элемент ИЛИ (OR),
14 - регистр максимальной группы RH,
15 - регистр приоритета RPR,
16 - выходной буфер максимальных групп ОН.
Предлагаемое устройство содержит внешний содержит внешний вход данных ID последовательного ввода К-разрядных блоков данных ВВ из входной N-разрядной бинарной последовательности данных, группу внешних выходов групп QB, группу внешних выходов максимальных групп QH, группу внешних шин количества единичных групп Q1, Q2, Q(M+1) (где М - разрядности детектируемых единичных групп, 1≤М≤К), счетчик тактов СТС 1, выходной буфер групп ОВ 2, сдвиговый регистр данных RD 3, группу из (М+1) компараторов 41, 42, …, 4(M+1), элемент И с инверсным входом 5, группу из М счетчиков единичных групп 61, 62, …, 6M, группу из (М+1) сумматоров 71, 72, …, 7(M+1), группу из (М+1) регистров 81, 82, …, 8(M+1), триггер TR 9, группу из М элементов ИЛИ 101, 102, …, 10M, группу из М элементов И с инверсным входом 111, 112, …, 11M, приоритетный шифратор 12, элемент ИЛИ 13, регистр максимальной группы RH 14, регистр приоритета RPR 15 и выходной буфер максимальных групп ОН 16.
В предлагаемое устройство также введены внешние входы тактовый IC, синхронной установки в нулевое состояние IR и разрешения работы ICE, внутренние шины данных BD, совпадения BEQ, старшей группы BS, количества единиц в группе ВН и приоритета BPR, внутренний флаг начала блока F1 и внутренний флаг максимума FH, внешние шины управления обменом ЕО, внешние флаги «Буфер заполнен» FF и «Буфер пуст» FZ.
Внешний вход синхронной установки в нулевое состояние IR соединен с соответствующими входами синхронной установки в нулевое состояние R счетчика тактов СТС 1, выходного буфера групп ОВ 2, сдвигового регистра данных RD 3, регистров 81, 82, …, 8(M+1) и выходного буфера максимальных групп ОН 16, а внешний вход разрешения работы ICE соединен с входом разрешения работы СЕ счетчика тактов СТС 1.
Внешний тактовый вход устройства 1С соединен с входами синхронизации С счетчика тактов СТС 1, выходного буфера групп ОВ 2, сдвигового регистра данных RD 3, счетчиков единичных групп 61, 62, …, 6М, регистров 81, 82, …, 8(M+1), триггера TR 9, регистра максимальной группы RH 14, регистра приоритета RPR 15 и выходного буфера максимальных групп ОН 16,
Выход счетчика тактов СТС 1 является внутренним флагом начала блока F1, который соединен с входами синхронной установки в нулевое состояние R счетчиков единичных групп 61, 62, …, 6M, триггера TR 9, регистра максимальной группы RH 14 и регистра приоритета RPR 15, а также соединен с входами разрешения работы СЕ выходного буфера групп ОВ 2, регистров 81, 82, …, 8(M+1) и выходного буфера максимальных групп ОН 16.
Внешний вход данных ID соединен с входом SI последовательного ввода сдвигового регистра данных RD 3, выходы которого являются разрядами внутренней шины данных BD.
Разряды внутренней шины данных BD группами по (i+2) разряда (где i=1, …, М), каждая из которых начинается с первого разряда, соединены со вторыми группами входов соответствующих i-ых компараторов группы 41, 42, …, 4M , а у первых групп входов компараторов группы 41, 42, …, 4M на первые разряды и (i+2)-ые разряды поданы нулевые значения, а на вторые и последующие разряды поданы единичные значения соответствующими группами по (i) разрядов (где i=l, М), каждая из которых начинается со второго разряда.
Кроме того, у (М+1)-го компаратора 4(М+1) единичные значения поданы на все W разряды первой группы входов (где W разрядность детектируемых единичных групп, K/2≤W≤K), а вторая группа входов соединена с первыми W разрядами внутренней шины данных BD, начиная с первого разряда, а выход (М+1)-го компаратора 4(М+1) соединен прямым входом элемента И 5 с инверсным входом.
Выходы первых М компараторов 41, 42, …, 4M соединены с входами разрешения работы СЕ соответствующих одноименных счетчиков единичных групп 61, 62, …, 6M, а также являются одноименными первыми М разрядами внутренней шины совпадения BEQ, у которой (М+1) разряд соединен с выходом элемента И 5 с инверсным входом, у которого инверсный вход соединен с выходом триггера TR 9, у которого вход S синхронной установки в единичное состояние соединен с выходом элемента И 5 с инверсным входом.
При этом все (М+1) разрядов внутренней шины совпадения BEQ соединены с соответствующими входами приоритетного шифратора 12, выходы которого являются разрядами внутренней шины количества единиц в группе ВН, которая соединена с группой информационных D-входов регистра максимальной группы RH 14, выходы которого соединены с группой информационных D-входов выходного буфера максимальных групп ОН 16.
Первые М разрядов внутренней шины совпадения BEQ соединены с первыми прямыми входами соответствующих элементов И с инверсным входом группы 111, 112, …, 11M, выходы которых являются первыми М разрядами внутренней шины старшей группы BS, у которой (М+1)-й разряд соединен с (М+1)-м разрядом внутренней шины совпадения BEQ, а все (М+1) разряды внутренней шины старшей группы BS соединены группой информационных D-входов регистра приоритета RPR 15 и соединены с соответствующими входами элемента ИЛИ 13, выход которого является внутренним флагом максимума FH и соединен с входами разрешения работы СЕ регистра максимальной группы RH 14 и регистра приоритета RPR 15, выходы которого являются разрядами внутренней шины приоритета BPR, у которой первые М разрядов соединены с первыми входами одноименных М элементов ИЛИ из группы 101, 102, …, 10M, выходы которых соединены с инверсными входами одноименных элементов И с инверсным входом из группы 111, 112, …, 11M.
Вторые входы первых (М-1) элементов ИЛИ группы 101, 102, …,10(M-1), начиная с первого до (M-1)-го элементов, соединены с выходами соответствующих последующих (М-1) элементов ИЛИ группы 102, 103, …, 10M, начиная со второго до М-го элементов, а М-й разряд внутренней шины приоритета BPR соединен со вторым входом М-го элемента 10M.
Выходы счетчиков единичных групп 61, 62, …, 6M и триггера TR 9 соединены с соответствующими группами информационных D-входов выходного буфера групп ОВ 2, а также соединены со вторыми группами входов соответствующих (М+1) сумматоров 71, 72, …, 7(M+1), у которых первые группы входов соединены с выходами одноименных (М+1) регистров 81, 82, …, 8(M+1), выходы которых также являются соответствующими одноименными внешними шинами Q1, Q2, Q (M+1) количества единичных групп.
Выходной буфер групп ОВ 2 также подключен к внешней соответствующей шине ЕО управления обменом, а соответствующие выходы выходного буфера ОВ 2 являются группой внешних выходов групп QB и соответствующими внешними флагами «Буфер заполнен» FF и «Буфер пуст» FZ
Выходной буфер максимальных групп ОН 16 также подключен к внешней соответствующей шине ЕО управления обменом, а соответствующие выходы выходного буфера максимальных групп ОН 16 являются группой внешних выходов максимальных групп QH и соответствующими внешними флагами «Буфер заполнен» FF и «Буфер пуст» FZ.
ПОДРОБНОЕ ОПИСАНИЕ СУЩНОСТИ ИЗОБРЕТЕНИЯ
Принцип работы предлагаемого устройства состоит в следующем.
Предлагаемое устройство позволяет детектировать группы, содержащие от 1 до М единичных бит (где М задается из диапазона 1≤М≤К) и содержащие W и более W единичных бит (где W задается из диапазона K/2≤W≤K), в К-разрядных блоках ВВ во входной N-разрядной бинарной последовательности. При этом для групп, содержащих ≥W единичных бит, может быть зарегистрирована только одна группа в каждом блоке ВВ.
Входное N разрядное двоичное число без знака разбивается на L=N/K блоков по К разрядов в каждом блоке. Разряды каждого блока ВВ1, ВВ2, BBL входных данных последовательно в каждом такте 1С поступают на внешний вход данных ID, а между блоками передается один разделительный нулевой бит. При этом на сдвиговом регистре данных RD входной последовательный К-разрядный код блока ВВ преобразуется в параллельный К-разрядный код, который передается на внутреннюю шину данных BD.
На каждом такте осуществляется поиск (выявление, детектирование, анализ) на внутренней шине данных BD единичных групп заданной размерности на (М+1) компараторах СОМР из группы 41, 42, …, 4(M+1). При этом у первых М компараторов 41, 42, …, 4M на первые группы входов поступают коды, содержащие соответственно от 1 до М единичных бит, дополненные нулевыми битами перед младшим и после старшего единичных разрядов, а на вторые группы входов компараторов передаются соответственно 3, 4, (М+2) разрядов с внутренней шины данных BD, начиная с первого разряда. На первую группу входов (М+1)-го компаратора 4(M+1) поступает двоичный код, содержащий W единичных бит, а на вторую группу W разрядов с внутренней шины данных BD, начиная с первого разряда.
На выходах группы компараторов 41, 42, 4(M+1) формируется унитарный код «1 из (М+1)», содержащий одно единичное значение при совпадении с соответствующей группой единичных бит, или код содержащий нулевые значения во всех разрядах при несовпадении, которые передаются на внутреннюю шину совпадения BEQ. Далее осуществляется счет соответствующей выявленной единичной группы на счетчиках 61, 62, …, 6M. При выявлении ≥W единичных бит (единичном значении в (М+1)-м разряде внутренней шине данных BD) в единичное состояние устанавливается триггер TR 9, по которому на следующих тактах, для текущего блока ВВ на элементе И 5 с инверсным входом, осуществляется запрет формирования единичного значения в (М+1)-м разряде внутренней шине совпадения BEQ с выхода (М+1)-го компаратора 4(M+1).
Одновременно унитарный код «1 из (М+1)» с внутренней шины совпадения BEQ в приоритетном шифраторе 12 преобразуется в позиционный двоичный код, который передается на внутреннюю шину ВН количества единиц в группе и далее на вход регистра максимальной группы RH 14. Кроме того на основании единичных значений с регистра приоритета RPR 15, которые через внутреннюю шину приоритета BPR поступают на группу из М элементов ИЛИ 101, 102, …, 10M и далее по цепочке элементов ИЛИ единичное значение от старшего разряда передается последовательно в сторону младших разрядов, и единичные значения устанавливаются на соответствующих выходах элементов ИЛИ 101, 102, …, 10M, по которым запрещаются единичные значения соответствующих разрядов совпадающего или младшего приоритета унитарного код «1 из (М+1)» с внутренней шины совпадения BEQ. Поэтому далее на выходах элементов И с инверсным входом из группы Hi, 112, Им формируется унитарный код «1 из (М+1)», который передается на внутреннюю шину старшей группы BS, если текущая выявленная группа единичных бит содержит количество единиц превышающее предыдущее значение, и далее с шины BS передается на входы регистра приоритета RPR 15.
Одновременно унитарный код «1 из (М+1)» с внутренней шины старшей группы BS передается на входы элемента ИЛИ 13, на выходе которого формируется единичное значение, при наличии на одном из входов единичного значения, которое является внутренним флагом максимума FH. При единичном значении флага максимума FH=1 разрешается запись в регистр максимальной группы RH 14, с внутренней шины ВН количества единиц в группе, и запись в регистр приоритета RPR 15, с внутренней шины старшей группы BS.
Счетчик тактов СТС 1 осуществляет счет тактовых импульсов IC по модулю (К+1). При этом когда счетчик СТС установлен в первое состояние СТС=1, на выходе формируется единичное значение флага начала блока F1=1, по которому разрешается запись в выходной буфер групп ОВ 2 значений количества выявленных единичных групп со счетчиков 61, 62, …, 6M и триггера TR 9 и запись в выходной буфер максимальных групп ОН 16 с выхода регистра максимальной группы RH 14 значений для предыдущего входного блока ВВ.
Считывание результатов на группу внешних выходов групп QB из выходного буфера ОВ 2 и на группу внешних выходов максимальных групп QH из выходного буфера ОН 16 выполняется под управлением по соответствующим внешним шинам управления ЕО. При реализации выходных буферов ОВ 2 и ОН 16 в виде двухпортовой памяти FIFO, обмен можно выполнять в процессе детектирования групп с учетом значений флагов «Буфер пуст» FZ и «Буфер заполнен» FF.
Кроме того, значения со счетчиков единичных групп 61, 62, …, 6М и триггера TR 9 поступают на группы входов вторых слагаемых одноименных сумматоров из группы 71, 72, …, 7(M+1), на которых проводится суммирование со значениями соответствующих сумм (количества) с выходов регистров из группы 81, 82, …, 8(M+1), выявленных в предыдущих блоках входных данных. При этом на группе сумматоров 71, 72, …, 7(M+1) и группе регистров 81, 82, …, 8(M+1) реализованы накапливающие сумматоры. Кроме того, значения с выходов регистров 81, 82, …, 8(M+1) являются группой внешних шин количества единичных групп Q1, Q2, …, Q(M+1).
Предлагаемое устройство работает следующим образом.
Предлагаемое устройство работает при задании единичного значения на внешнем входе ICE разрешения работы ICE=1. При подаче сигнала на вход IR синхронной установки по тактовому сигналу IC в нулевое состояние устанавливаются счетчик тактов СТС 1, сдвиговый регистр данных RD 3 и регистры из группы 81, 82, …, 8(M+1), и устанавливаются нулевые адреса в выходном буфере групп ОВ 2 и в выходном буфере максимальных групп ОН 16.
На фиг. 1 представлена схема предлагаемого устройства для детектирования групп, содержащих от 1 до М=3 единичных бит и W≥4 единичных бит, в последовательных блоках входных данных ВВ, содержащих по К=8 разрядов.
На фиг. 2 приведена временная диаграмма работы предлагаемого устройства для детектирования групп, содержащих от 1 до М=3 единичных бит и W≥4 единичных бит, в двух последовательных блоках входных данных BB(Z+1) и BB(Z+2) содержащих по К=8 разрядов. На внешний вход данных ID для блока входных данных BB(Z+1) подана последовательность «10101101», а для блока входных данных BB(Z+2) подана последовательность «11011111». Между блоками в такте 9 и после второго блока данных BB(Z+2) в такте 18 на вход данных ID поданы разделительные нулевые биты. Для детектирования единичных групп, содержащих до М=3 и W=4 разрядов, входной регистр данных RD 3 содержит пять разрядов.
В такте 1 по тактовому сигналу IC в младший разряд регистра данных RD 3 записывается нулевое значение с входа последовательного ввода SI, а в других разрядах сдвигаются значения «хххх» от предыдущего блока данных BB(Z). При этом в регистре данных RD 3 устанавливается код «хххх0». Далее в группе компараторов 41, 42, …, 4(M+1) проводится выявление единичных групп с учетом восьмого разряда предыдущего входного блока BB(Z) и на внутренней шине совпадения BEQ формируется соответствующий унитарный код «1 из (М+1)», для которого в такте 2 осуществляется подсчет соответствующих единичных групп Z4, Z3, Z2, Z1 в счетчиках 61, 62, …, 6M и триггере TR 9, а также сформировано значение максимальной группы ZH в регистре RH 14. Одновременно в такте 1 на вход данных ID поступает единичное значение первого бита следующего блока данных BB(Z+1).
В такте 2 на вход данных ID поступает нулевое значение второго бита блока данных BB(Z+1) и одновременно единичный первый бит записывается в младший разряд регистра данных RD 3 и устанавливается код «ххх01», который далее сравнивается на компараторах 41, 42, …, 4(M+1) и для которого формируется нулевой код на внутренней шине совпадения BEQ=0000. Одновременно на счетчике тактов СТС 1 устанавливается номер первого бита, по которому формируется единичное значение флага начала блока F1=1, по которому в такте 3 осуществляется запись по адресам Z в выходной буфер групп ОВ 2 значений OB(Z)=Z4_Z3_Z2_Z1 - количество выявленных единичных групп со счетчиков 61, 62, …, 6М и триггера TR 9 и запись в выходной буфер максимальных групп ОН 16 значения OH(Z)=ZH с выхода регистра максимальной группы RH 14 - значений для предыдущего входного блока данных BB(Z). Также осуществляется подсчет общего количества выявленных единичных групп для первых Z блоков входных данных, начиная с первого ВВ1 до BB(Z) блока, в накапливающих сумматорах на группе сумматоров 71, 72, …, 7(M+1) и группе регистров 81, 82, …, 8(M+1) и запись вычисленных значений V4, V3, V2, V1 в регистры 81, 82, …, 8(M+1). Кроме того, в такте 3 по единичному значению флага начала блока F1=1 в нулевое состояние устанавливаются счетчики единичных групп из группы 61, 62, …, 6M, триггер TR 9, регистр максимальной группы RM 14 и регистр приоритета RPR 15.
Одновременно в такте 3 на вход данных ID поступает единичное значение третьего бита блока данных BB(Z+1) и одновременно в регистре данных RD 3 устанавливается код «хх010», который сравнивается на компараторах 41, 42, …, 4(M+1), и для которого формируется единичное значение в младшем разряде и на внутренней шине совпадения устанавливается код BEQ=0001, так как выявлена группа, содержащая один единичный бит «010». Поэтому в такте 4 осуществляется счет в первом счетчике 61 единичных групп СТ1=1. Кроме того, на выходе приоритетного шифратора 12 формируется код номера первой единичной группы, который передается на внутреннюю шину ВН количества единиц в группе ВН=1, а также формируется код BS=0001 на внутренней шине старшей группы BS, так как в регистре приоритета RPR 15 установлен нулевой код «0000». При этом в такте 3 на выходе элемента ИЛИ 13 формируется единичное значение флага максимума FH=T, по которому в такте 4 осуществляется запись в регистр 14 максимальной группы RH=1 и запись в регистр приоритета RPR 15 и установка на шине приоритета кода BPR=0001, по которому на следующих тактах на группе элементов ИЛИ 101, 102, …, 10M и группе элементов И с инверсным входом 111, 112, …, 11M исключаются единичные значения с первого компаратора 4i с шины совпадения BEQ в первом разряде унитарного код «1 из (М+1)» на внутренней шине старшей группы BS.
Также в такте 4 на вход данных ID поступает нулевое значение четвертого бита блока данных BB(Z+1) и одновременно в регистре данных RD 3 устанавливается код «х0101», который сравнивается на компараторах 41, 42, …, 4(M+1), и для которого формируется нулевой код на внутренней шине совпадения BEQ=0000, так как не выявлено новых единичных групп.
В такте 5 на вход данных ID поступает единичное значение пятого бита блока данных BB(Z+1) и одновременно в регистре данных RD 3 устанавливается код «01010», который сравнивается на компараторах 41, 42, …, 4(M+1), и для которого формируется единичное значение в младшем разряде и на внутренней шине совпадения устанавливается код BEQ=0001, так как выявлена группа содержащая один единичный бит «010», и далее в такте 6 осуществляется увеличение в первом счетчике 61 единичных групп СТ1=2. Кроме того, в такте 5 на выходе приоритетного шифратора 12 формируется код номера первой единичной группы, который передается на внутреннюю шину ВН количества единиц в группе ВН=1, а на шине старшей группы BS формируется нулевой код BS=0000, так как на шине приоритета установлен код BPR=0001. При этом на выходе элемента ИЛИ 13 формируется нулевое значение флага максимума FH=0, поэтому не проводится запись в регистр максимальной группы RH 14 и в регистр приоритета RPR 15.
Далее на вход данных ID поступают в такте 6 единичное значение шестого бита и в такте 7 нулевое значение седьмого бита блока данных BB(Z+1), для которых в такте 8 в регистре данных RD 3 устанавливается код «10110». При этом формируется единичное значение на выходе второго компаратора 4 г и на внутренней шине совпадения устанавливается код BEQ=0010, так как выявлена группа «0110» содержащая два единичных бита. Поэтому в такте 9 осуществляется счет во втором счетчике 62 единичных групп СТ2=1. Кроме того, на выходе приоритетного шифратора 12 формируется код номера второй единичной группы, который передается на внутреннюю шину ВН количества единиц в группе ВН=2, а также формируется код BS=0010 на внутренней шине старшей группы BS, который превышает приоритет, установленный в регистре приоритета RPR 15 (на шине приоритета установлен код BPR «0001»). Одновременно в такте 8 на выходе элемента ИЛИ 13 формируется единичное значение флага максимума FH=1, по которому в такте 9 осуществляется запись в регистр 14 максимальной группы RH=2 и запись в регистр приоритета RPR 15 и установка на шине приоритета кода BPR=0010, по которому на следующих тактах на группе элементов ИЛИ 101, 102, …, 10M и группе элементов И с инверсным входом 111, 112, …, 11M исключаются единичные значения с первого 41 и второго 42 компараторов с шины совпадения BEQ в первом и втором разрядах унитарного код «1 из (М+1)» на внутренней шине старшей группы BS, так как на выходах элементов ИЛИ группы 101, 102, …, 10M устанавливается код «011».
На вход данных ID в такте 8 поступает единичное значение восьмого (К-го, старшего) бита блока данных BB(Z+1) и далее в такте 9 значение нулевого разделительного бита между блоками данных BB(Z+1) и BB(Z+2). Поэтому в такте 10 в регистре данных RD 3 устанавливается код «11010», для которого формируется единичное значение на выходе первого компаратора 41 и на внутренней шине совпадения устанавливается код BEQ=0001, так как выявлена группа «010» содержащая один единичный бит, и далее в такте 11 осуществляется увеличение в первом счетчике 61 единичных групп СТ1=3. При этом на выходе элемента ИЛИ 13 формируется нулевое значение флага максимума FH=0, так как выявленная группа содержит меньше единичных бит, чем зарегистрированы в регистре 14 максимальной группы RH=2. Поэтому не проводится запись в регистр максимальной группы RH 14 и в регистр приоритета RPR 15.
Одновременно в каждом такте проводится счет тактовых сигналов IC на счетчике тактов СТС 1, в котором задан период (модуль) счета равный девяти (для К+1=9). Поэтому в такте 10 в счетчике СТС 1 устанавливается начальное нулевое состояние СТС=0, а на следующем 11 такте при значении СТС=1 формируется единичное значение флага начала блока F1-1, по которому в такте 12 осуществляется запись по адресам (Z+1) в выходной буфер групп ОВ 2 значений OB(Z+1)=0_0_1_3 - количество выявленных единичных групп со счетчиков 61, 62, …, 6M и триггера TR 9 и запись в выходной буфер максимальных групп ОН 16 значения OH(Z+1)=2 с выхода регистра максимальной группы RH 14 - значений для текущего входного блока BB(Z+1). Также осуществляется подсчет общего количества выявленных единичных групп для всех блоков входных данных, начиная с первого ВВ1 до BB(Z+1) блока, в накапливающих сумматорах на группе сумматоров 71, 72, …, 7(M+1) и группе регистров 81, 82, …, 8(M+1) и запись вычисленных значений V4, V3, (V2+1), (V1+3) в регистры 81, 82, …, 8(M+1). Кроме того, в такте 12 по единичному значению флага начала блока F1=1 в нулевое состояние устанавливаются счетчики единичных групп из группы 61, 62, …, 6M, триггер TR 9, регистр максимальной группы RH 14 и регистр приоритета RPR 15.
Далее для следующей входной группы BB(Z+2) в тактах 10-17 на вход данных ID поступает следующая последовательность бит «11011111». При этом в соответствии с приведенным выше алгоритмом на такте 13 в регистре данных RD 3 устанавливается код «10110», в котором выявляется группа «0110», содержащая два единичных бита, а также формируется единичное значение флага максимума FH=1. Поэтому в такте 14 осуществляется счет во втором счетчике 62 единичных групп СТ2=1 и осуществляется запись в регистр 14 максимальной группы RH=2 и запись в регистр приоритета RPR 15 и установка на шине приоритета кода BPR=0010.
В такте 17 в регистре данных RD 3 устанавливается код «01111», в котором выявляется группа «1111» содержащая четыре единичных бита (устанавливается единичное значение на выходе компаратора 44), а также формируется единичное значение флага максимума FH=1. Поэтому в такте 18 осуществляется счет в четвертом счетчике 64 единичных групп СТ4=Т и осуществляется запись в регистр 14 максимальной группы RH=4 и запись в регистр приоритета RPR 15 и установка на шине приоритета кода BPR=1000. Также в единичное состояние устанавливается триггер 9 TR=1.
Одновременно в такте 18 в регистре данных RD 3 устанавливается код «11111», в котором также выявляется группа «1111» содержащая четыре единичных бита, так как устанавливается единичное значение на выходе компаратора 44. Однако это значение блокируется элементом И 5 с инверсным входом, так как триггер 9 установлен в единичное состояние TR=1, и поэтому на шине совпадения устанавливается нулевой код BEQ=0000.
В такте 20 на выходе счетчика тактов CTG 1 формируется единичное значение флага начала блока F1=1, по которому в такте 21 осуществляется запись по адресам (Z+2) в выходной буфер групп ОВ 2 значений OB(Z+2)=1_0_1_0 - количество выявленных единичных групп со счетчиков 61, 62, …, 6M и триггера TR 9 и запись в выходной буфер максимальных групп ОН 16 значения OH(Z+2)=4 с выхода регистра максимальной группы RH 14 - значений для текущего входного блока BB(Z+2). Также осуществляется подсчет общего количества выявленных единичных групп для всех блоков входных данных, начиная с первого ВВ1 до BB(Z+2) блока, в накапливающих сумматорах на группе сумматоров 71, 72, …, 7(M+1) и группе регистров 81, 82, …, 8(M+1) и запись вычисленных значений (V4+1), V3, (V2+2), (V1+3) в регистры 81, 82, …, 8(M+1).
Таким образом, по адресам (Z+1) и (Z+2) в выходной буфер групп ОВ 2 и в выходной буфер максимальных групп ОН 16 записаны соответствующие значения выявленных единичных групп и максимальных групп в каждом блоке BB(Z+1) и BB(Z+2). Кроме того, значения с выходов регистров 81, 82, …, 8(M+1) являются группой внешних выходов количества единичных групп Q1, Q2,..., Q(M+1), на которых установлены значения общего количества соответствующих единичных групп для всей N разрядной входной последовательности данных.
Считывание результатов на группу внешних выходов групп QB из выходного буфера ОВ 2 и на группу внешних выходов максимальных групп QH из выходного буфера ОН 16 выполняется под управлением по соответствующим внешним шинам управления ЕО. При реализации выходных буферов ОВ 2 и ОН 16 в виде двухпортовой памяти FIFO, обмен можно выполнять в процессе детектирования групп с учетом значений флагов «Буфер пуст» FZ и «Буфер заполнен» FF.
Предлагаемое устройство может быть применено для аппаратной реализации статистических тестов, разработанных лабораторией информационных технологий Национального института стандартов и технологий (NIST, США), целью которых является определение меры случайности двоичных последовательностей порожденных генераторами случайных чисел. В частности, предлагаемое устройство реализует тест на самую длинную последовательность единиц в блоке, в котором определяется самый длинный ряд единиц внутри блока заданной длины, например, в блоках содержащих 8 бит или 128 бит. В восьмиразрядных блоках осуществляется выявление самой длинной последовательности из единиц, содержащих 1, 2, 3, ≥4 разрядные единичные группы.
При обработке сигналов и результатов физических экспериментов предлагаемое устройство обеспечивает выявление событий заданной размерности, определение их количества и максимальных событий.
Вышеизложенные сведения позволяют сделать вывод, что предлагаемое устройство решает поставленную задачу, обладает регулярностью узлов и связей, и соответствует заявляемому техническому результату - расширение арсенала средств того же назначения в части возможности детектирования групп единичных бит, определение количества заданных групп и выявления максимальных групп в двоичных блоках, а также подсчет единичных групп во входной последовательности.
Изобретение относится к области вычислительной техники, в частности к устройствам обработки данных. Технический результат заключается в реализации возможности определения максимальной группы единичных бит в двоичной входной последовательности. Технический результат достигается за счет того, что в устройство детектирования групп единичных бит дополнительно введены внешние входы тактовый, синхронной установки в нулевое состояние и разрешения работы, внутренние шины данных, совпадения, старшей группы, количества единиц в группе и приоритета, внутренний флаг начала блока и внутренний флаг максимума, внешние шины управления обменом, внешние флаги «Буфер заполнен» и «Буфер пуст». 2 ил.
Устройство для детектирования групп единичных бит и максимальных групп в блоках бинарной последовательности содержит внешний вход данных ID последовательного ввода К-разрядных блоков данных ВВ из входной N-разрядной бинарной последовательности данных, группу внешних выходов групп QB, группу внешних выходов максимальных групп QH, группу внешних шин количества единичных групп Q1, Q2, Q (M+1) (где М - разрядности детектируемых единичных групп, 1≤М≤К), счетчик тактов СТС 1, выходной буфер групп ОВ 2, сдвиговый регистр данных RD 3, группу из (М+1) компараторов 41, 42, …, 4(M+1), элемент И с инверсным входом 5, группу из М счетчиков единичных групп 61, 62, …, 6М, группу из (М+1) сумматоров 71, 72, …, 7(М+1), группу из (М+1) регистров 81, 82, …, 8(М+1), триггер TR 9, группу из М элементов ИЛИ 101, 102, …, 10М, группу из М элементов И с инверсным входом 111, 112, …, 11М, приоритетный шифратор 12, элемент ИЛИ 13, регистр максимальной группы RH 14, регистр приоритета RPR 15 и выходной буфер максимальных групп ОН 16,
а также введены внешние входы тактовый IС, синхронной установки в нулевое состояние IR и разрешения работы ICE, внутренние шины данных BD, совпадения BEQ, старшей группы BS, количества единиц в группе ВН и приоритета BPR, внутренний флаг начала блока F1 и внутренний флаг максимума FH, внешние шины управления обменом ЕО, внешние флаги «Буфер заполнен» FF и «Буфер пуст» FZ,
причем внешний вход синхронной установки в нулевое состояние IR соединен с соответствующими входами синхронной установки в нулевое состояние R счетчика тактов СТС 1, выходного буфера групп ОВ 2, сдвигового регистра данных RD 3, регистров 81, 82, …, 8(М+1) и выходного буфера максимальных групп ОН 16, а внешний вход разрешения работы ICE соединен с входом разрешения работы СЕ счетчика тактов СТС 1,
внешний тактовый вход устройства IС соединен с входами синхронизации С счетчика тактов СТС 1, выходного буфера групп ОВ 2, сдвигового регистра данных RD 3, счетчиков единичных групп 61, 62, …, 6М, регистров 81, 82, …, 8(М+1), триггера TR 9, регистра максимальной группы RH 14, регистра приоритета RPR 15 и выходного буфера максимальных групп ОН 16,
причем выход счетчика тактов СТС 1 является внутренним флагом начала блока F1, который соединен с входами синхронной установки в нулевое состояние R счетчиков единичных групп 61, 62, …, 6М, триггера TR 9, регистра максимальной группы RH 14 и регистра приоритета RPR 15, а также соединен с входами разрешения работы СЕ выходного буфера групп ОВ 2, регистров 81, 82, …, 8(М+1) и выходного буфера максимальных групп ОН 16,
внешний вход данных ID соединен с входом SI последовательного ввода сдвигового регистра данных RD 3, выходы которого являются разрядами внутренней шины данных BD,
причем разряды внутренней шины данных BD группами по (i+2) разряда (где i=1, …, М), каждая из которых начинается с первого разряда, соединены со вторыми группами входов соответствующих i-х компараторов группы 41, 42, …, 4М, а у первых групп входов компараторов группы 41, 42, …, 4М на первые разряды и (i+2)-e разряды поданы нулевые значения, а на вторые и последующие разряды поданы единичные значения соответствующими группами по (i) разрядов (где i=1, М), каждая из которых начинается со второго разряда,
кроме того, у (М+1)-го компаратора 4(М+1) единичные значения поданы на все W разряды первой группы входов (где W разрядность детектируемых единичных групп, K/2≤W≤K), а вторая группа входов соединена с первыми W разрядами внутренней шины данных BD, начиная с первого разряда, а выход (М+1)-го компаратора 4(М+1) соединен прямым входом элемента И 5 с инверсным входом,
выходы первых М компараторов 41, 42, …, 4М соединены с входами разрешения работы СЕ соответствующих одноименных счетчиков единичных групп 61, 62, …, 6 М, а также являются одноименными первыми М разрядами внутренней шины совпадения BEQ, у которой (М+1) разряд соединен с выходом элемента И 5 с инверсным входом, у которого инверсный вход соединен с выходом триггера TR 9, у которого вход S синхронной установки в единичное состояние соединен с выходом элемента И 5 с инверсным входом,
при этом все (М+1) разрядов внутренней шины совпадения BEQ соединены с соответствующими входами приоритетного шифратора 12, выходы которого являются разрядами внутренней шины количества единиц в группе ВН, которая соединена с группой информационных D-входов регистра максимальной группы RH 14, выходы которого соединены с группой информационных D-входов выходного буфера максимальных групп ОН 16,
кроме того, первые М разрядов внутренней шины совпадения BEQ соединены с первыми прямыми входами соответствующих элементов И с инверсным входом группы 111, 112, …, 11М, выходы которых являются первыми М разрядами внутренней шины старшей группы BS, у которой (М+1)-й разряд соединен с (М+1)-м разрядом внутренней шины совпадения BEQ, а все (М+1) разряды внутренней шины старшей группы BS соединены группой информационных D-входов регистра приоритета RPR 15 и соединены с соответствующими входами элемента ИЛИ 13, выход которого является внутренним флагом максимума FH и соединен с входами разрешения работы СЕ регистра максимальной группы RH 14 и регистра приоритета RPR 15, выходы которого являются разрядами внутренней шины приоритета BPR, у которой первые М разрядов соединены с первыми входами одноименных М элементов ИЛИ из группы 101, 102, …, 10М, выходы которых соединены с инверсными входами одноименных элементов И с инверсным входом из группы 111, 112, …, 11М,
причем вторые входы первых (М-1) элементов ИЛИ группы 101, 102, 10(M-1), начиная с первого до (M-1)-го элементов, соединены с выходами соответствующих последующих (М-1) элементов ИЛИ группы 101, 102, …, 10М, начиная со второго до М-го элементов, а М-й разряд внутренней шины приоритета BPR соединен со вторым входом М-го элемента 10М,
кроме того, выходы счетчиков единичных групп 61, 62, …, 6М и триггера TR 9 соединены с соответствующими группами информационных D-входов выходного буфера групп ОВ 2, а также соединены со вторыми группами входов соответствующих (М+1) сумматоров 71, 72, …, 7(М+1), у которых первые группы входов соединены с выходами одноименных (М+1) регистров 81, 82, …, 8(М+1), выходы которых также являются соответствующими одноименными внешними шинами Q1, Q2, Q(M+1) количества единичных групп,
кроме того, выходной буфер групп ОВ 2 также подключен к внешней соответствующей шине ЕО управления обменом, а соответствующие выходы выходного буфера ОВ 2 являются группой внешних выходов групп QB и соответствующими внешними флагами «Буфер заполнен» FF и «Буфер пуст» FZ,
причем выходной буфер максимальных групп ОН 16 также подключен к внешней соответствующей шине ЕО управления обменом, а соответствующие выходы выходного буфера максимальных групп ОН 16 являются группой внешних выходов максимальных групп QH и соответствующими внешними флагами «Буфер заполнен» FF и «Буфер пуст» FZ.
| УСТРОЙСТВО ДЛЯ ДЕТЕКТИРОВАНИЯ ГРУПП БИТ | 2021 |
|
RU2780985C1 |
| FR 2997772 A1, 09.05.2014 | |||
| US 6904114 B2, 07.06.2005 | |||
| УСТРОЙСТВО ПЕРЕСТАНОВОК И СДВИГОВ БИТОВ ДАННЫХ В МИКРОПРОЦЕССОРАХ | 2011 |
|
RU2488161C1 |
| УСТРОЙСТВО ДЛЯ ДЕТЕКТИРОВАНИЯ ГРУПП БИТ В БИНАРНОЙ ПОСЛЕДОВАТЕЛЬНОСТИ | 2020 |
|
RU2728957C1 |
