УСТРОЙСТВО ДЛЯ ДЕТЕКТИРОВАНИЯ ГРУПП ЕДИНИЧНЫХ БИТ И МАКСИМАЛЬНОЙ ГРУППЫ В БЛОКАХ ДАННЫХ Российский патент 2023 года по МПК G06F7/74 

ОБЛАСТЬ ТЕХНИКИ

Изобретение относится к области вычислительной техники, в частности к устройствам обработки данных, и может быть использовано для построения функциональных узлов для анализа свойств генераторов псевдослучайных последовательностей двоичных чисел, фильтрации событий, обработки сигналов, изображений и результатов физических экспериментов.

Известно устройство каскадной структуры для детектирования групп нулевых и единичных бит, определения их количества и максимальных групп (RU №2701709 С1, МПК G06F7/74, заявл. 29.03.2019, опубл. 30.09.2019, Бюл. №28), содержащее N разрядов входного двоичного числа D1, D2, …, DN, которые разделены на N/2 групп по два разряда в группе, Z ступеней блоков элементов, где Z=] log₂N[(] [ - большее целое), и блок формирования кода разности, причем первая ступень содержит N/2 блоков первого типа, а каждая i-ая ступень, начиная со второй ступени до Z-й ступени, содержит по N/2ⁱ блоков элементов 2ij второго типа, где i=2, 3, …, Z, j=l, 2, N/2ⁱ, каждый из N/2 блоков элементов первого типа первой ступени содержит первый элемент «ЭКВИВАЛЕНТНОСТИ», первый элемент И с одним инверсным входом, элемент «ИСКЛЮЧАЮЩЕЕ ИЛИ», второй элемент И и третий элемент И с инверсными входами, каждый блок элементов 2_ij второго типа второй, третьей, …, Z-ой ступени содержит третий сумматор SM, вычитатель SB, блок управления, первую группу элементов И, вторую группу элементов И, первую группу элементов ИЛИ, элемент ИЛИ, второй сумматор SM2, первый сумматор SM1, третью группу элементов И, первую группу мультиплексоров MX, первый компаратор СМР, вторую группу мультиплексоров MX, второй компаратор СМР, восьмой элемент И, третью группу мультиплексоров MX, третий компаратор СМР, четвертую группу мультиплексоров MX, четвертый компаратор СМР, девятый элемент И с одним инверсным входом, пятую группу мультиплексоров MX и четвертый сумматор SM, блок формирования кода разности содержит пятый сумматор SM с инверсной группой входов, вторую группу элементов ИЛИ, девятую группу элементов И и группу элементов «ИСКЛЮЧАЮЩЕЕ ИЛИ».

Недостатком данного устройства является последовательное каскадное выявление единичных и максимальной групп во входной N разрядной последовательности.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятое за прототип устройство для детектирования групп бит (RU №2780985 С1, МПК G06F 7/74, G06F 7/02, заявл. 01.12.2021, опубл. 04.10.2022, Бюл. №28), содержит внешний m разрядный вход данных ID, внешний m разрядный вход заданного шаблона IG, группу внешних выходов данных QB, первый RS-триггер пуска-останова TSS 1, второй D-триггер TR2 задержки 2, счетчик CTG групп 3, выходной буфер ОВ 4, первый R1 регистр данных 5, второй R2 регистр данных 6, группу из m компараторов 7₁, 7₂, …, 7_m, группу из (m-1) элементов И 8₂, 8₃, …, 8_m, элемент ИЛИ 9 и элемент И 10, а также введены внешние входы асинхронной установки в нулевое состояние CLR, пуска устройства START, остановки устройства STOP и тактовый С, внутренняя 2m-разрядная шина данных BD, внутренняя m-разрядная шина данных буфера IOВ, внутренний флаг совпадения FE, внешняя шина управления обменом ЕО, внешние флаг «Буфер заполнен» FF и флаг «Буфер пуст» FZ.

Недостатком данного устройства является выявление на каждом такте групп бит соответствующих только одному заданному шаблону.

ЗАДАЧА ИЗОБРЕТЕНИЯ

Задачей изобретения является разработка аппаратных средств для исследования свойств генераторов псевдослучайных последовательностей двоичных чисел, а также для обработки результатов физических экспериментов.

При анализе генераторов псевдослучайных последовательностей двоичных чисел устройство предназначено для выявления групп (рядов) подряд идущих единичных бит и самой длинной последовательности из единиц в блоках входных данных.

При обработке результатов физических экспериментов устройство предназначено для выявления событий заданной размерности, определения их количества и максимальных событий.

Техническим результатом изобретения является расширение арсенала средств того же назначения, в части возможности детектирования групп единичных бит, определение количества заданных групп и выявление максимальных групп в двоичных блоках, а также подсчет групп во входной последовательности.

КРАТКОЕ ОПИСАНИЕ СУЩНОСТИ ИЗОБРЕТЕНИЯ

Указанный технический результат при осуществлении изобретения достигается тем, что устройство для детектирования групп единичных бит и максимальной группы в блоках данных содержит внешнюю входную шину данных IBD, группу внешних выходов количества групп в блоке QB, группу внешних выходов максимальной группы QM и группу Q1, Q2, Q3, Q4 внешних выходов количества единичных групп во входной последовательности, первую 1₁, 1₂, …, 1₈, вторую 2₁, 2₂, …, 2₇ и третью 3₁, 3₂, …, 3₆ группы из элементов И с инверсными входами, группу элементов И 4₁, 4₂, …, 4₅, элемент ИЛИ 5, группу сумматоров 6₁, 6₂, 6₃, 6₄, группу регистров 7₁, 7₂, 7₃, 7₄, группу блоков счета единиц 8₁, 8₂, 8₃, группу элементов ИЛИ 9₁, 9₂, 9₃, приоритетный шифратор 10, первый ОВ и второй ОМ выходные буферы,

а также введены внешние входы синхронной установки в нулевое состояние IR и тактовый 1С, группа внутренних шин B1, В2, В3 и В4, внутренний флаг FB4, внешние шины управления обменом ЕО, внешние флаги «Буфер заполнен» FF и «Буфер пуст» FZ,

причем внешний вход синхронной установки в нулевое состояние IR соединен с соответствующими входами синхронной установки в нулевое состояние R группы регистров 7₁, 7₂, 7₃, 7₄, первого ОВ и второго ОМ выходных буферов,

внешний тактовый вход устройства 1С соединен с входами синхронизации С группы регистров 7₁, 7₂, 7₃, 7₄, первого ОВ и второго ОМ выходных буферов,

причем разряды внешней входной шины данных IBD группами по три разряда, каждая из которых начинается с i-го разряда (i=1, …, 6), соединены с соответствующими входами (i+1)-го элемента И первой группы 1₂, 1₃, …, 1₇, у которых первый и третий входы инверсные, кроме того, у входной шины данных IBD первый разряд соединен с первым прямым входом, а второй разряд соединен инверсным вторым входом первого элемента И 1₁, а также у входной шины данных IBD седьмой разряд соединен с первым инверсным входом, а восьмой разряд соединен со вторым прямым входом восьмого элемента И 1₈, а выходы элементов И первой группы 1₁, 1₂, …, 1₈ являются соответствующими разрядами первой внутренней шины В1, которая подключена к входам первого 8₁ блока счета единиц,

причем разряды внешней входной шины данных IBD группами по четыре разряда, каждая из которых начинается с j-го разряда (j=1, …, 5), соединены с соответствующими входами (j+1)-го элемента И второй группы 2₂, 2₃, …, 2₆, у которых первый и четвертый входы инверсные, кроме того, у входной шины данных IBD первый и второй разряды соединены с первым и вторым прямыми входами, а третий разряд соединен инверсным третьим входом первого элемента И 2₁, а также у входной шины данных IBD шестой разряд соединен с первым инверсным входом, а седьмой и восьмой разряды соединены со вторым и третьим прямыми входами седьмого элемента И 2₇, а выходы элементов И второй группы 2₁, 2₂, …, 2₇ являются соответствующими разрядами второй внутренней шины В2, которая подключена к входам второго 8₂ блока счета единиц,

причем разряды внешней входной шины данных IBD группами по пять разрядов, каждая из которых начинается с z-го разряда (z=1, …, 4), соединены с соответствующими входами (z+1)-го элемента И третьей группы 3₂, 3₃, …, 3₅, у которых первый и пятый входы инверсные, кроме того, у входной шины данных IBD первый, второй и третий разряды соединены с одноименными прямыми входами, а четвертый разряд соединен инверсным четвертым входом первого элемента И 3₁, а также у входной шины данных IBD пятый разряд соединены с первым инверсным входом, а шестой, седьмой и восьмой разряды соединены со вторым, третьим и четвертым прямыми входами шестого элемента И 3₆, а выходы элементов И третьей группы 3₁, 3₂, …, 3₆ являются соответствующими разрядами третьей внутренней шины В3, которая подключена к входам третьего 8₃ блока счета единиц,

причем разряды внешней входной шины данных IBD группами по четыре разряда, каждая из которых начинается с k-го разряда (k=1, 5), соединены с соответствующими входами k-го элемента И третьей группы 4₁, 4₂, …, 4₅, а выходы элементов И четвертой группы 4₁, 4₂, …, 4₅ являются соответствующими разрядами четвертой внутренней шины В4, которая подключена к входам элемента ИЛИ 5, выход которого соединен с входом второго слагаемого четвертого сумматора 6₄, с четвертым D-входом первого выходного буфера ОВ 11 и с четвертым входом приоритетного шифратора 10,

кроме того, выходы группы блоков счета единиц 8₁, 8₂, 8₃ соединены с входами второго слагаемого одноименных сумматоров 6₁, 6₂, 6₃, с одноименными D-входами первого выходного буфера ОВ 11 и с входами одноименных элементов ИЛИ 9₁, 9₂, 9₃, выходы которых соединены с одноименными входами приоритетного шифратора 10, выходы которого соединены с группой D-входов второго выходного буфера ОВ 12, который также подключен к внешней шине ЕО управления обменом, а соответствующие выходы являются группой внешних выходов максимальной группы QM и внешними флагами «Буфер заполнен» FF и «Буфер пуст» FZ,

причем выходы группы сумматоров 6₁, 6₂, 6₃, 6₄ соединены с входами одноименных регистров 7₁, 7₂, 7₃, 7₄, выходы которых соединены с входами первых слагаемых одноименных сумматоров 6₁, 6₂, 6₃, 6₄, а выходы группы регистров 7₁, 7₂, 7₃, 7₄ также соединены с группой внешних выходов Q1, Q2, Q3, Q4,

кроме того, первый выходной буфер ОВ 11 также подключен к внешней шине ЕО управления обменом, а соответствующие выходы первого выходного буфера ОВ 11 являются группой внешних выходов количества групп в блоке QB и внешними флагами «Буфер заполнен» FF и «Буфер пуст» FZ.

КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙ

На фиг. 1 представлена схема предлагаемого устройства. На фиг. 2 приведена временная диаграмма работы устройства.

На фиг.1 - 2 и в тексте приняты следующие обозначения:

ADD - сумматор,

AND - элемент И,

B1, В2, В3, В4 - группа внутренних шин 1, 2, 3, 4 разрядных групп,

BUF - буфер с дисциплиной обслуживания FIFO,

С - тактовый вход,

D - информационные входы,

FB4 - внутренний флаг 4-разрядных единичных бит,

ЕО - внешняя шина управления обменом,

FF - внешний флаг «Буфер заполнен»,

FZ - внешний флаг «Буфер пуст»,

G1, G2, …, GL - входные блоки данных,

IBD - внешняя 8-разрядная входная шина данных,

IС - внешний тактовый вход,

IR - внешний вход синхронной установки в нулевое состояние,

L - количество входных блоков L=N/8,

N - размерность (длина) входной последовательности данных,

ОВ - выходной буфер количества групп в блоке,

ОМ - выходной буфер максимальной группы в блоке,

OR - элемент ИЛИ,

QB - группа внешних выходов количества групп в блоке,

QM - группа внешних выходов максимальной группы,

Q1, Q2, Q3, Q4 - группа внешних выходов количества единичных 1, 2, 3, ≥4 разрядных групп во входной последовательности,

R - вход синхронной установки в нулевое состояние,

RG - регистр,

R1, R2, R3, R4 - группа регистров количества 1, 2, 3, ≥4 разрядных групп.

1₁, 1₂, …, 1₈ - первая группа из 8-ми элементов И (AND) с инверсными входами,

2₁, 2₂, …, 2₇ - вторая группа из 7-ми элементов И (AND) с инверсными входами,

3₁, 3₂, …, 3₆ - третья группа из 6-ти элементов И (AND) с инверсными входами,

Предлагаемое устройство содержит внешнюю входную шину данных IBD, группу внешних выходов количества групп в блоке QB, группу внешних выходов максимальной группы QM и группу Q1, Q2, Q3, Q4 внешних выходов количества единичных групп во входной последовательности, первую 1₁, 1₂, …, 1₈, вторую 2₁, 2₂, …, 2₇ и третью 3₁, 3₂, …, 3₆ группы из элементов И с инверсными входами, группу элементов И 4₁, 4₂, …, 4₅, элемент ИЛИ 5, группу сумматоров 6₁, 6₂, 6₃, 6₄, группу регистров 7₁, 7₂, 7₃, 7₄, группу блоков счета единиц 8₁, 8₂, 8₃, группу элементов ИЛИ 9₁, 9₂, 9₃, приоритетный шифратор 10, первый ОВ и второй ОМ выходные буферы.

В предлагаемое устройство также введены внешние входы синхронной установки в нулевое состояние IR и тактовый IС, группа внутренних шин B1, В2, В3 и В4, внутренний флаг FB4, внешние шины управления обменом ЕО, внешние флаги «Буфер заполнен» FF и «Буфер пуст» FZ.

Внешний вход синхронной установки в нулевое состояние IR соединен с соответствующими входами синхронной установки в нулевое состояние R группы регистров 7₁, 7₂, 7₃, 7₄, первого ОВ и второго ОМ выходных буферов.

Внешний тактовый вход устройства IС соединен с входами синхронизации С группы регистров 7₁, 7₂, 7₃, 7₄, первого ОВ и второго ОМ выходных буферов.

Разряды внешней входной шины данных IBD группами по три разряда, каждая из которых начинается с i-го разряда (i=1, …, 6), соединены с соответствующими входами (i+1)-го элемента И первой группы 1₂, 1₃, …, 1₇, у которых первый и третий входы инверсные. Кроме того, у входной шины данных IBD первый разряд соединен с первым прямым входом, а второй разряд соединен инверсным вторым входом первого элемента И 1₁. Также у входной шины данных IBD седьмой разряд соединен с первым инверсным входом, а восьмой разряд соединен со вторым прямым входом восьмого элемента И 1₈. Выходы элементов И первой группы 1₁, 1₂, …, 1₈ являются соответствующими разрядами первой внутренней шины В1, которая подключена к входам первого 8₁ блока счета единиц.

Разряды внешней входной шины данных IBD группами по четыре разряда, каждая из которых начинается с j-го разряда (j=1, …, 5), соединены с соответствующими входами (j+1)-го элемента И второй группы 2₂, 2₃, …, 2₆, у которых первый и четвертый входы инверсные. Кроме того, у входной шины данных IBD первый и второй разряды соединены с первым и вторым прямыми входами, а третий разряд соединен инверсным третьим входом первого элемента И 2₁. Также у входной шины данных IBD шестой разряд соединен с первым инверсным входом, а седьмой и восьмой разряды соединены со вторым и третьим прямыми входами седьмого элемента И 2₇. Выходы элементов И второй группы 2₁, 2₂, …, 2₇ являются соответствующими разрядами второй внутренней шины В2, которая подключена к входам второго 8₂ блока счета единиц.

Разряды внешней входной шины данных IBD группами по пять разрядов, каждая из которых начинается с z-го разряда (z=1, …, 4), соединены с соответствующими входами (z+1)-го элемента И третьей группы 3₂, 3₃, …, 3₅, у которых первый и пятый входы инверсные. Кроме того, у входной шины данных IBD первый, второй и третий разряды соединены с одноименными прямыми входами, а четвертый разряд соединен инверсным четвертым входом первого элемента И 3₁. Также у входной шины данных IBD пятый разряд соединен с первым инверсным входом, а шестой, седьмой и восьмой разряды соединены со вторым, третьим и четвертым прямыми входами шестого элемента И 3₆. Выходы элементов И третьей группы 3₁, 3₂, …, 3₆ являются соответствующими разрядами третьей внутренней шины В3, которая подключена к входам третьего 8₃ блока счета единиц.

Разряды внешней входной шины данных IBD группами по четыре разряда, каждая из которых начинается с k-го разряда (k=1, …, 5), соединены с соответствующими входами k-го элемента И третьей группы 4₁, 4₂, …, 4₅. Выходы элементов И четвертой группы 4₁, 4₂, …, 4₅ являются соответствующими разрядами четвертой внутренней шины В4, которая подключена к входам элемента ИЛИ 5, выход которого соединен с входом второго слагаемого четвертого сумматора 6₄, с четвертым D-входом первого выходного буфера ОВ 11 и с четвертым входом приоритетного шифратора 10.

Кроме того, выходы группы блоков счета единиц 8₁, 8₂, 8₃ соединены с входами второго слагаемого одноименных сумматоров 6₁, 6₂, 6₃, с одноименными D-входами первого выходного буфера ОВ 11 и с входами одноименных элементов ИЛИ 9₁, 9₂, 9₃, выходы которых соединены с одноименными входами приоритетного шифратора 10.

Выходы приоритетного шифратора 10 соединены с группой D-входов второго выходного буфера ОВ 12, который также подключен к внешней шине ЕО управления обменом, а соответствующие выходы являются группой внешних выходов максимальной группы QM и внешними флагами «Буфер заполнен» FF и «Буфер пуст» FZ.

Выходы группы сумматоров 6₁, 6₂, 6₃, 6₄ соединены с входами одноименных регистров 7₁, 7₂, 7₃, 7₄, выходы которых соединены с входами первых слагаемых одноименных сумматоров 6₁, 6₂, 6₃, 6₄. Выходы группы регистров 7₁, 7₂, 7₃, 7₄ также соединены с группой внешних выходов Q1, Q2, Q3, Q4.

Первый выходной буфер ОВ 11 также подключен к внешней шине ЕО управления обменом, а соответствующие выходы первого выходного буфера ОВ 11 являются группой внешних выходов количества групп в блоке QB и внешними флагами «Буфер заполнен» FF и «Буфер пуст» FZ.

Принцип работы предлагаемого устройства состоит в следующем.

Предлагаемое устройство позволяет детектировать последовательности (ряды) единичных 1, 2, 3, ≥4 разрядных групп, определить их количество и выявить максимальную группу во входном 8-разрядном блоке.

Непрерывная последовательность (ряд) состоит только из группы единичных бит и ограничивается с двух сторон нулевыми битами, а крайние группы в блоке ограничиваются только с одной стороны. Например, группы содержат для одноразрядных групп - 010, для двухразрядных - 0110, трехразрядных - 01110. Для детектирования групп содержащих ≥4 единичных бит, сначала выявляются все четырехразрядные последовательности (ряды) 1111 без учета ограничения нулевыми битами. Далее на элементе ИЛИ 5 выявляется наличие хотя бы одной четырехразрядной последовательности, так как в восьмиразрядном блоке может быть только одна последовательность, содержащая ≥4 единичных бит.

Входное N разрядное двоичное число разбивается на L=N/M блоков по 8 разрядов в каждом блоке. Блоки входных данных G1, G2, …, GL последовательно в каждом такте поступают на внешнюю входную шину данных IBD.

В первой 1₁, 1₂, …, 1₈, второй 2₂, 2₂, …, 2₇ и третьей 3₁, 3₂, …, 3₆ группах элементов И с инверсными входами выявляются соответственно единичные 1, 2, 3 разрядные группы, а в группах элементов И 4₁, 4₂, …, 4₅ выявляются 4-разрядные группы. При выявлении соответствующих единичных групп бит на выходах соответствующих групп 1, 2, 3, 4 элементов И формируются единичные значения, которые передаются на соответствующие внутренние шины B1, В2, В3, В4.

Далее значения с трех внутренних шин B1, В2, В3 поступают на входы одноименных блоков 8₁, 8₂, 8₃ счета единиц, в которых осуществляется счет количества соответствующих единичных групп в текущем блоке входных данных IBD. При этом во входном блоке данных IBD одноразрядных единичных групп может быть не более четырех, двухразрядных - не более трех, трехразрядных - не более двух. Далее значения кодов с выходов блоков 8₁, 8₂, 8₃ счета единиц поступают на вторые входы слагаемых одноименных сумматоров 6₁, 6₂, 6₃, а второй вход сумматора 64 соединен с выходом элемента ИЛИ 5. На группе сумматоров 6₁, 6₂, 6₃, 6₄ и регистров 7₁, 7₂, 7₃, 7₄ реализованы накапливающие сумматоры, на которых осуществляется суммирование со значениями соответствующих сумм (количества) для предыдущих входных блоков данных IBD с регистров 7₁, 7₂, 7₃, 7₄. Значения с выходов регистров 7₁, 7₂, 7₃, 7₄ являются соответственно группой внешних выходов Q1, Q2, Q3, Q4 количества (суммы) 1, 2, 3,>4 разрядных групп во входной N-разрядной последовательности.

Кроме того, значения с выходов блоков 8₁, 8₂, 8₃ счета единиц и с выхода элемента ИЛИ 5 также записываются в первый выходной буфер ОВ 11 количества соответствующих единичных групп в текущем 8-разрядном блоке данных IBD.

Также значения с выходов блоков 8₁, 8₂, 8₃ счета единиц поступают на соответствующие входы одноименных элементов ИЛИ группы 9₁, 9₂, 9₃, на выходах которых формируется единичное значение при наличии хотя бы одного соответствующего единичного значения на входах, что соответствует наличию соответственно 1, 2, 3 разрядных групп во входном 8-разрядном блоке данных IBD.

Далее в блоке приоритетного шифратора 10 осуществляется формирование двоичного кода для группы с максимальным количеством единичных бит, который записывается во второй выходной буфер ОМ 12 максимальной группы в текущем 8-разрядном блоке данных IBD.

Предлагаемое устройство работает следующим образом.

На фиг. 2 приведена схема выявления во входной N=64 разрядной последовательности данных, содержащей L=8 восьмиразрядных блоков G1, G2, …, G8.

При подаче сигнала на вход IR синхронной установки в нулевое состояние устанавливаются регистры R1, R2, R3, R4 и устанавливаются начальные нулевые адреса в первом ОВ 11 и втором ОМ 12 выходных буферах. Тактовые сигналы с входа IС постоянно поступают на входы синхронизации С регистров R1, R2, R3, R4, первого ОВ 11 и второго ОМ 12 выходных буферов.

В такте 2 код первого блока данных G1 устанавливается на внешней 8-разрядной входной шине данных IBD=0100 1011, содержащий две единичные группы и одну двухразрядную группу. Поэтому на внутренних шинах формируются значения В1=0100 1000 и В2=000 001, а также В3=00 0000 и В4=0 0000, для которых на выходах блоков счета единиц формируются значения: 8₁=010, 8₂=01, 8₃=00 и нулевое значение флага FB4=0. Далее на выходах элементов ИЛИ группы 9 формируется код OR9[3-1]=011 для которого на выходе блока приоритетного шифратора 10 формируется значение кода 10(PR)=2, что соответствует максимальной единичной группе 011 содержащей два единичных бита.

В такте 3 по нулевым адресам записываются в первый выходной буфер ОВ 11 код ОВ(0)=0_00_01_010, соответствующий значениям ≥4, 3, 2, 1 разрядных групп в текущем блоке G1 входных данных IBD и во второй выходной буфер ОМ 12 код ОМ(0)=2, соответствующий максимальной двухразрядной группе.

Одновременно в такте 3 код для второго блока данных G2 устанавливается на внешней 8-разрядной входной шине данных IBD=1011 1011, содержащий одну единичную группу, одну трехразрядную группу и одну двухразрядную группу. Поэтому на внутренних шинах формируются значения В 1=1000 0000, В2=000 0001, В3=00 1000 и В4=0 0000, для которых на выходах блоков счета единиц формируются значения: 8₁=001 8₂=01, 8₃=01 и нулевое значение флага FB4=0, которые далее суммируются на сумматорах 6₁, 6₂, 6₃, 6₄ со значениями предыдущего количества единичных с соответствующих регистров 7₁, 7₂, 7₃, 7₄. Поэтому на следующем такте 4 в регистры 7₁, 7₂, 7₃, 7₄ записываются коды: R1=3, R2=2, R3=1, R4=0. Кроме того, на выходе блока приоритетного шифратора 10 формируется значение кода 10(PR)=3, что соответствует максимальной единичной группе 01110 содержащей три единичных бита.

В такте 4 по первым адресам записываются в первый выходной буфер ОВ 11 код ОВ(1)=0_01_01_001, соответствующий значениям ≥4, 3, 2, 1 разрядных групп в текущем блоке G2 входных данных IBD и во второй выходной буфер ОМ 12 код ОМ(1)=3, соответствующий максимальной трехразрядной группе.

Одновременно в такте 4 код для третьего блока данных G3 устанавливается на внешней 8-разрядной входной шине данных IBD=1110 1111, содержащий одну трехразрядную группу и одну четырехразрядную группу, для которых на внутренних шинах формируются значения В1=0000 0000, В2=000 0000, В3=01 0000 и В4=0 0001, для которых на выходах блоков счета единиц формируются значения: 8₁=000 8₂=00, 8₃=01 и единичное значение флага FB4=1, которые далее суммируются на сумматорах 6₁, 6₂, 6₃, 6₄ со значениями предыдущего количества единичных с соответствующих регистров 7₁, 7₂, 7₃, 7₄. Поэтому на следующем такте 5 в регистры 7₁, 7₂, 7₃, 7₄ записываются коды: R1=3, R2=2, R3=2, R4=1. Кроме того, на выходе блока приоритетного шифратора 10 формируется значение кода 10(PR)=4, что соответствует максимальной единичной группе 1111, содержащей четыре единичных бита.

В такте 5 по вторым адресам записываются в первый выходной буфер ОВ 11 код ОВ(2)=1_01_00_000, соответствующий значениям ≥4, 3, 2, 1 разрядных групп в текущем блоке G3 входных данных IBD и во второй выходной буфер ОМ 12 код ОМ(2)=4, соответствующий максимальной четырехразрядной группе.

Далее в тактах 5-9 для кодов следующих блоков G4-G8 входной последовательности, по алгоритму, описанному выше, формируются соответствующие значения кодов количества единичных групп и выделение максимальных групп, которые записываются в первый ОВ 11 и второй ОМ 12 выходные буферы.

При этом в такте 7 для кода шестого G6 входного блока IBD=1111 1101, содержащего группу из шести единичных бит, формируется код на внутренней шине В4=1 1100 и в такте 9 для восьмого G8 входного блока IBD=1111 1111, содержащего группу из восьми единичных бит, формируется код на внутренней шине В4=1 1111. Но при этом формируются единичные значения флага FB4=1, соответствующие группам, содержащим ≥4 разрядов. Одновременно в тактах 6-9 осуществляется выявление соответствующих 3, 2, 1 единичных групп и соответствующие значения записываются в первый ОВ 1 и второй ОМ 12 выходные буферы, а также в накапливающих сумматорах на регистрах 7₁, 7₂, 7₃, 7₄ и сумматорах 6₁, 6₂, 6₃, 6₄ выполняется последовательный подсчет соответствующих единичных групп во входных блоках данных.

Таким образом, для входной N=64 разрядной входной последовательности данных содержащей L=8 восьмиразрядных блоков G1, G2, …, G8,. приведенной на фиг. 2, в первый выходной буфер ОВ 11 по восьми адресам ОВ(0), ОВ(7) записаны значения количества (суммы) единичных ≥4, 3, 2, 1 разрядных групп в соответствующих блоках G1, G2, …, G8 входных данных IBD, а также во второй выходной буфер ОМ 12 по восьми адресам ОМ(0), …, ОМ(7) записаны значения количества единиц в максимальной группе соответствующих блоков G1, G2, …, G8 входных данных IBD. Кроме того, значения с выходов регистров 7₁, 7₂, 7₃, 7₄ передаются на группу внешних выходов Q1, Q2, Q3, Q4 количества (суммы) 1, 2, 3, ≥4 разрядных групп во входной N-разрядной последовательности.

Предлагаемое устройство может быть применено для аппаратной реализации статистических тестов, разработанных лабораторией информационных технологий Национального института стандартов и технологий (NIST, США), целью которых является определение меры случайности двоичных последовательностей порожденных генераторами случайных чисел. В частности, предлагаемое устройство реализует тест на выявление самой длинной последовательности из единиц в восьмиразрядных блоках входных данных содержащих 1, 2, 3, ≥4 разрядные единичные группы.

При обработке результатов физических экспериментов предлагаемое устройство обеспечивает выявление событий заданной размерности, определение их количества и максимальных событий.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемое устройство решает поставленную задачу, обладает регулярностью узлов и связей и соответствует заявляемому техническому результату - расширение арсенала средств того же назначения в части возможности детектирования групп единичных бит, определения количества заданных групп и выявления максимальных групп в двоичных блоках, а также подсчет групп во входной последовательности.

Изобретение относится к области вычислительной техники. Технический результат заключается в обеспечении возможности детектирования групп единичных бит, определения количества заданных групп и выявления максимальных групп в двоичных блоках, а также подсчета групп во входной последовательности. Технический результат достигается за счет устройства, которое содержит внешнюю входную шину данных IBD, группу внешних выходов количества групп в блоке QB, группу внешних выходов максимальной группы QM и группу Q1, Q2, Q3, Q4 внешних выходов количества единичных групп во входной последовательности, первую 1₁, 1₂, …, 1₈, вторую 2₁, 2₂, …, 2₇ и третью 3₁, 3₂, …, 3₆ группы из элементов И с инверсными входами, группу элементов И 4₁, 4₂, …, 4₅, элемент ИЛИ 5, группу сумматоров 6₁, 6₂, 6₃, 6₄, группу регистров 7₁, 7₂, 7₃, 7₄, группу блоков счета единиц 8₁, 8₂, 8₃, группу элементов ИЛИ 9₁, 9₂, 9₃, приоритетный шифратор 10, первый ОВ и второй ОМ выходные буферы, а также введены внешние входы синхронной установки в нулевое состояние IR и тактовый IС, группа внутренних шин B1, В2, В3 и В4, внутренний флаг FB4, внешние шины управления обменом ЕО, внешние флаги «Буфер заполнен» FF и «Буфер пуст» FZ. 2 ил.

Устройство для детектирования групп единичных бит и максимальной группы в блоках данных содержит внешнюю входную шину данных IBD, группу внешних выходов количества групп в блоке QB, группу внешних выходов максимальной группы QM и группу Q1, Q2, Q3, Q4 внешних выходов количества единичных групп во входной последовательности, первую 1₁, 1₂, …, 1₈, вторую 2₁, 2₂, …, 2₇ и третью 3₁, 3₂, …, 3₆ группы из элементов И с инверсными входами, группу элементов И 4₁, 4₂, …, 4₅, элемент ИЛИ 5, группу сумматоров 61, 62, 63, 64, группу регистров 7₁, 7₂, 7₃, 7₄, группу блоков счета единиц 8₁, 8₂, 8₃, группу элементов ИЛИ 9₁, 9₂, 9₃, приоритетный шифратор 10, первый ОВ и второй ОМ выходные буферы,

а также введены внешние входы синхронной установки в нулевое состояние IR и тактовый 1С, группа внутренних шин B1, В2, В3 и В4, внутренний флаг FB4, внешние шины управления обменом ЕО, внешние флаги «Буфер заполнен» FF и «Буфер пуст» FZ,

причем внешний вход синхронной установки в нулевое состояние IR соединен с соответствующими входами синхронной установки в нулевое состояние R группы регистров 7₁, 7₂, 7₃, 7₄, первого ОВ и второго ОМ выходных буферов,

внешний тактовый вход устройства IС соединен с входами синхронизации С группы регистров 7₁, 7₂, 7₃, 7₄, первого ОВ и второго ОМ выходных буферов,

причем разряды внешней входной шины данных IBD группами по три разряда, каждая из которых начинается с i-го разряда (i=1, …, 6), соединены с соответствующими входами (i+1)-го элемента И первой группы 1₁, 1₃, …, 1₇, у которых первый и третий входы инверсные, кроме того у входной шины данных IBD первый разряд соединен с первым прямым входом, а второй разряд соединен инверсным вторым входом первого элемента И 1₁, а также у входной шины данных IBD седьмой разряд соединен с первым инверсным входом, а восьмой разряд соединен со вторым прямым входом восьмого элемента И 1₁, а выходы элементов И первой группы 1₁, 1₂, …, 1₈ являются соответствующими разрядами первой внутренней шины В1, которая подключена к входам первого 8₁ блока счета единиц,

причем разряды внешней входной шины данных IBD группами по четыре разряда, каждая из которых начинается с j-го разряда (j=1, …, 5), соединены с соответствующими входами (j+1)-го элемента И второй группы 2₂, 2₃, …, 2₆, у которых первый и четвертый входы инверсные, кроме того, у входной шины данных IBD первый и второй разряды соединены с первым и вторым прямыми входами, а третий разряд соединен инверсным третьим входом первого элемента И 2₁, а также у входной шины данных IBD шестой разряд соединены с первым инверсным входом, а седьмой и восьмой разряды соединены со вторым и третьим прямыми входами седьмого элемента И 2₇, а выходы элементов И второй группы 2₁, 2₂, …, 2₇ являются соответствующими разрядами второй внутренней шины В2, которая подключена к входам второго 8₂ блока счета единиц,

причем разряды внешней входной шины данных IBD группами по пять разрядов, каждая из которых начинается с z-го разряда (z=1, 4), соединены с соответствующими входами (z+1)-го элемента И третьей группы 3₂, 3₃, …, 3₅, у которых первый и пятый входы инверсные, кроме того, у входной шины данных IBD первый, второй и третий разряды соединены с одноименными прямыми входами, а четвертый разряд соединен инверсным четвертым входом первого элемента И 3₁, а также у входной шины данных IBD пятый разряд соединены с первым инверсным входом, а шестой, седьмой и восьмой разряды соединены со вторым, третьим и четвертым прямыми входами шестого элемента И 3₆, а выходы элементов И третьей группы 3₁, 3₂, …, 3₆ являются соответствующими разрядами третьей внутренней шины В3, которая подключена к входам третьего 8₃ блока счета единиц,

причем разряды внешней входной шины данных IBD группами по четыре разряда, каждая из которых начинается с k-го разряда (k=1, …, 5), соединены с соответствующими входами k-го элемента И третьей группы 4₁, 4₂, …, 4₅, а выходы элементов И четвертой группы 4₁, 4₂, …, 4₅ являются соответствующими разрядами четвертой внутренней шины В4, которая подключена к входам элемента ИЛИ 5, выход которого соединен с входом второго слагаемого четвертого сумматора 64, с четвертым D-входом первого выходного буфера ОВ 11 и с четвертым входом приоритетного шифратора 10,

кроме того, выходы группы блоков счета единиц 8₁, 8₂, 8₃ соединены с входами второго слагаемого одноименных сумматоров 6₁, 6₂, 6₃, с одноименными D-входами первого выходного буфера ОВ 11 и с входами одноименных элементов ИЛИ 9₁, 9₂, 9₃, выходы которых соединены с одноименными входами приоритетного шифратора 10, выходы которого соединены с группой D-входов второго выходного буфера ОВ 12, который также подключен к внешней шине ЕО управления обменом, а соответствующие выходы являются группой внешних выходов максимальной группы QM и внешними флагами «Буфер заполнен» FF и «Буфер пуст» FZ,

причем выходы группы сумматоров 61, 62, 63, 64 соединены с входами одноименных регистров 7₁, 7₂, 7₃, 7₄, выходы которых соединены с входами первых слагаемых одноименных сумматоров 6₁, 6₂, 6₃, 6₄, а выходы группы регистров 7₁, 7₂, 7₃, 7₄ также соединены с группой внешних выходов Q1, Q2, Q3, Q4,

кроме того, первый выходной буфер ОВ 11 также подключен к внешней шине ЕО управления обменом, а соответствующие выходы первого выходного буфера ОВ 11 являются группой внешних выходов количества групп в блоке QB и внешними флагами «Буфер заполнен» FF и «Буфер пуст» FZ.