АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ Российский патент 2024 года по МПК H03M1/34 

Изобретение относится к специализированной вычислительной технике и может быть использовано при создании быстродействующих устройств обработки информации и вычислительной техники.

Известны различные аналого-цифровые преобразователи (АЦП), обеспечивающие преобразование аналогового сигнала в двоичный код, построенные на основе использования электронных функциональных элементов [У. Титце, К. Шенк. Полупроводниковая схемотехника. - М.: Мир, 1983]. Недостатками данных АЦП являются низкое быстродействие, уменьшающееся с ростом разрядности АЦП, и большая сложность.

Также известны АЦП на основе модуляторов типа Маха-Цендера [Семенов А.С. и др. Интегральная оптика для систем передачи и обработки информации. - /М.: Радио и связь, 1990. - 176 с., рис. 7, 6], обеспечивающие преобразование электрического входного сигнала в код Грея. Недостатками данных АЦП являются: невозможность преобразования входного аналогового сигнала в позиционный двоичный код, низкое общее быстродействие АЦП. Наиболее близким по технической сущности к предлагаемому устройству является параллельный АЦП [Волович Г.И. Схемотехника аналоговых и аналого-цифровых устройств. - 2-е изд. - М.: «Додека», 2007, с.436, рис.9.4], включающий 2^N-1 компараторов, где N - разрядность АЦП, включенных параллельно источнику входного сигнала, источник опорного напряжения, с выхода которого с помощью резистивных делителей формируется эквидистантное опорное напряжение для компараторов. Сигналы с выходов компараторов преобразуются в двоичное число с помощью приоритетного шифратора, выход которого является выходом АЦП. Недостатком данного устройства является высокая сложность его технической реализации.

Заявленное изобретение направлено на решение задачи упрощения устройства и повышения быстродействия преобразования в позиционный двоичный код электрических аналоговых сигналов.

Поставленные задачи возникают при создании быстродействующих устройств обработки информации в системах управления и связи, обеспечивающих обработку информации в гигагерцовом диапазоне.

Технический результат достигается тем, что в устройство введены N-выходной делитель напряжения и (N+1) разрядных блоков, выходы которых являются выходами (N+1) разрядов АЦП, которые являются соответствующими выходами устройства, каждый j-й разрядный блок (j =1,2,..., N-1) содержит первый электронный ключ, блок вычитания, второй электронный ключ, повторитель напряжения, компаратор в режиме нуль-индикации, при этом N-й разрядный блок содержит блок вычитания, второй электронный ключ, повторитель напряжения, компаратор в режиме нуль-индикации, а нулевой разрядный блок содержит первый электронный ключ, выход источника опорного напряжения подключен ко входу делителя напряжения, i-й выход которого подключен ко входу вычитаемого блока вычитания i-го разрядного блока (i=1...N), вход устройства подключен ко входу уменьшаемого блока вычитания N-го разрядного блока, а вход уменьшаемого блока вычитания i-го разрядного блока объединен с информационными входами первого и второго электронных ключей, при этом выход второго электронного ключа i-го разрядного блока подключен через компаратор к выходу i-го разрядного блока и является соответствующим выходом устройства для i-го разряда АЦП, а в i-м разрядном блоке выход блока вычитания подключен к управляющим входам первого и второго электронных ключей и входу повторителя напряжения, выход которого объединен с выходом первого электронного ключа (i-1)-го разрядного блока и подключен ко входу уменьшаемого блока вычитания (i-1)-го разрядного блока, кроме выхода повторителя напряжения первого разрядного блока, объединенного с выходом первого электронного ключа нулевого разрядного блока и подключенного к выходу нулевого разряда АЦП.

На фиг.1 представлена функциональная схема АЦП.

Устройство содержит источник опорного напряжения 1, N-выходной делитель напряжения 2 и (N+1) разрядных блоков, выходы которых являются выходами (N+1) разрядов АЦП, которые являются соответствующими выходами устройства. Каждый i-й разрядный блок, кроме N-го и нулевого (i=1,2,..., N-1), содержит первый электронный ключ (ЭК) 3_i, блок вычитания 4_i, второй ЭК 5_i, повторитель напряжения (ПН) 6_i и компаратор 7_i. N-й разрядный блок содержит блок вычитания 4_N, второй ЭК 5_N, ПН 6_N и компаратор 7_N, нулевой разрядный блок содержит первый ЭК 3₀ . Первые ЭК 3_N-1,3_N-2,...,3₀ открываются отрицательным напряжением, а вторые ЭК 5_N, 5_N-1, ..., 5₁ и ПН 6_N, 6_N-1, ..., 6₁ - запираются отрицательным напряжением. Компараторы 7_i (i=1,...,N) работают в режиме нуль-индикации.

Выход источника опорного напряжения 1 подключен ко входу делителя напряжения 2, i-й выход которого подключен ко входу вычитаемого блока вычитания 4_i i-го разрядного блока (i=1...N). Вход устройства подключен ко входу уменьшаемого блока вычитания 4_N N-го разрядного блока. Вход уменьшаемого блока вычитания 4_i i-го разрядного блока объединен с информационными входами первого ЭК 3_i-1 и второго ЭК 5_i i-го разрядного блока. Выход второго ЭК 5_i i-го разрядного блока подключен через компаратор 7_i к выходу i-го разрядного блока и является соответствующим выходом устройства. Выход блока вычитания 4_i i-го разрядного блока подключен к управляющим входам первого ЭК 3_i-1 и второго ЭК 5_i i-го разрядного блока и входу его ПН 6_i, выход которого объединен с выходом первого ЭК 3_i-1 (i-1)-го разрядного блока и подключен ко входу уменьшаемого блока вычитания 4_i-1 (i-1)-го разрядного блока, кроме выхода ПН 6₁ первого разрядного блока, объединенного с выходом первого ЭК 3₀ нулевого разрядного блока и подключенного к выходу нулевого разряда АЦП.

Устройство работает следующим образом.

С момента включения устройства напряжение U_оп с выхода источника опорного напряжения 1 поступает на вход делителя напряжения 2, с i-го выхода которого в течение всего времени работы устройства снимается постоянный сигнал напряжения 2ⁱ усл(овных).ед(иниц)., поступающий на вход вычитаемого i-го блока вычитания 4_i (i=1...N).

Входной сигнал напряжения U усл.ед., поступая на вход устройства U, поступает одновременно на вход уменьшаемого N-го блока вычитания 4_N и информационные входы ЭК 3_N-1 и 5_N. ЭК 3_N-1, 3_N-2, ..., 3₀ открываются только при подаче отрицательного напряжения на их управляющие входы, а ЭК 5_N, 5_N-1, ..., 5₁ и ПН 6_N, 6_N-1, ..., 6₁ при подаче отрицательного напряжения на их управляющие входы запираются. Поэтому в зависимости от знака формируемой на выходе N-го блока вычитания 4_N разности сигналов U_N = U-2^N усл.ед. открываются:

- или ЭК 5_N и ПН 6_N (при U_N0) и сигнал со входа уменьшаемого блока вычитания 4_N проходит через компаратор 7_N на выход N-го разряда устройства, формируя на его выходе «1», при этом разностный сигнал U_N поступает через ПН 6_N на вход уменьшаемого (N-1)-го блока вычитания 4_N-1, - или ЭК 3_N-1 (при U_N0) – в этом случае на вход уменьшаемого (N-1)-го блока вычитания 4_N-1 проходит сигнал U со входа устройства (со входа уменьшаемого блока вычитания 4_N) через ЭК 3_N-1 (на выходе N-го разряда устройства при этом формируется «0»). В первом случае (U_N0) на выходе блока вычитания 4_N-1 формируется разность сигналов U_N-1 = U_N -2^N-1 усл.ед., во втором (U_N0) - U_N-1 = U -2^N-1 усл.ед. Аналогично работе элементов N-го разряда, знак полученной на выходе блока вычитания 4_N-1 разности сигналов U_N-1 определяет или формирование «0» на выходе (N-1)-го разряда устройства (U_N-10) и обработку входного сигнала напряжения U в (N-2)-м разряде устройства подобно описанному выше, или формирование «1» на выходе (N-1)-го разряда устройства (U_N-10) и аналогичную обработку в (N-2)-м разряде устройства уже сигнала разности U_N-1. Работа остальных разрядов устройства, кроме нулевого, совпадает с вышеприведенной. В нулевом разряде «1» формируется или сигналом с выхода ПН 6₁ (когда на входе уменьшаемого блока вычитания 4₁ сформирован сигнал 3 усл.ед.) или с выхода ЭК 3₀ (когда на входе уменьшаемого блока вычитания 4₁ сформирован сигнал 1 усл.ед.), а «0» формируется при нулевых сигналах с выходов ПН 6₁ и ЭК 3₀ (когда на вход уменьшаемого блока вычитания 4₁ поданы сигналы или 2 усл.ед., или 0 усл.ед.). Различия в напряжениях на выходах ЭК 5_i, возникающие в результате поступления на них разных по величине сигналов со входов уменьшаемого блоков вычитания 4_i, устраняются прохождением сигналов с выходов ЭК 5_i через компараторы 7_i, работающие в режиме нуль-индикации и обеспечивающие формирование величины сигнала «1» на выходе i-го разряда АЦП, равной 1 усл.ед.

Таким образом, при поступлении на вход устройства сигнала напряжения U усл.ед. на выходах всех N разрядов устройства формируется двоичный код, соответствующий значению U, с быстродействием, определяемым только временем срабатывания N блоков вычитания и N ЭК (или N ПН). С учетом современного быстродействия и тех, и других, общее время срабатывания АЦП даже для 32 разрядов не превышает 40-50 нс, что позволяет проводить обработку сигналов в гигагерцовом диапазоне.

Изобретение относится к вычислительной технике и может быть использовано при создании быстродействующих устройств обработки информации. Техническим результатом изобретения является повышение быстродействия преобразования в позиционный двоичный код электрических аналоговых сигналов. Такой результат обеспечивается за счет того, что аналого-цифровой преобразователь состоит из N-выходного делителя напряжения и (N+1) разрядных блоков, выходы которых являются выходами АЦП, при этом N-й разрядный блок содержит электронный ключ, блок вычитания, повторитель напряжения и компаратор в режиме нуль-индикации, а в каждый предшествующий ему разрядный блок введен еще один электронный ключ, при этом нулевой разрядный блок состоит из одного электронного ключа. 1 ил.

Аналого-цифровой преобразователь (АЦП), содержащий источник опорного напряжения, группу компараторов, отличающийся тем, что в него введены N-выходной делитель напряжения и (N+1) разрядных блоков, выходы которых являются выходами (N+1) разрядов АЦП, которые являются соответствующими выходами устройства, каждый j-й разрядный блок (j=1, 2, ..., N-1) содержит первый электронный ключ, блок вычитания, второй электронный ключ, повторитель напряжения, компаратор в режиме нуль-индикации, при этом N-й разрядный блок содержит блок вычитания, второй электронный ключ, повторитель напряжения, компаратор в режиме нуль-индикации, а нулевой разрядный блок содержит первый электронный ключ, выход источника опорного напряжения подключен ко входу делителя напряжения, i-й выход которого подключен ко входу вычитаемого блока вычитания i-го разрядного блока (i=1, ..., N), вход устройства подключен ко входу уменьшаемого блока вычитания N-го разрядного блока, а вход уменьшаемого блока вычитания i-го разрядного блока объединен с информационными входами первого и второго электронных ключей, при этом выход второго электронного ключа i-го разрядного блока подключен через компаратор к выходу i-го разрядного блока и является соответствующим выходом устройства для i-го разряда АЦП, а в i-м разрядном блоке выход блока вычитания подключен к управляющим входам первого и второго электронных ключей и входу повторителя напряжения, выход которого объединен с выходом первого электронного ключа (i-1)-го разрядного блока и подключен ко входу уменьшаемого блока вычитания (i-1)-го разрядного блока, кроме выхода повторителя напряжения первого разрядного блока, объединенного с выходом первого электронного ключа нулевого разрядного блока и подключенного к выходу нулевого разряда АЦП.