Устройство для контроля цифровых узлов Советский патент 1983 года по МПК G06F11/16 

Изобретение относится к контрольно-измерительной технике и может быть использовано для контроля цифровых блоков вычислительной техники.

Известно устройство для тестового контроля цифровых узлов, содержа.щее блоки распознавания входов и выходов, схемы сравнения, блок управления, регистр теста, блок записи и блок памяти .

Недостатком этого устройства является низкая достоверность контроля, вызванная недостаточной помехозащищенностью линии связи цифровой узел устройство контроля из-за того, что контролируемые цифровые узлы имеют разные входные сопротивления, поэтому устройство, согласованное с од-ним контролируемым цифровым узлом, оказывается рассогласованным с другим, что приводит к появлению помех из-за наличия отраженных от концов линии связи сигналов..

Наиболее близким к изобретению техническим решением является устройство для контроля цифровые узлов, содержащее блок ввода, соединенный своим первым выходом с первыми входами блока памяти и регистра настройки, вторым выходом - первым входом

блока управления, входом - с первым . выходом блока управления, второй выход которого подключен к второму входу регистра настройки, третий к второму входу блока памяти,второй вход - к выходу блока сравнения, соединенного первыми входами с выходами проверяемого узла, вторым входом - с выходом блока памяти и

10 первым входом коммутатора, второй вход которого подключен к выходу регистра настройки 2).

Недостатком этого устройства также является низкая достоверность конт15роля вследствие недостаточной помехозащищенности.. ,

. Целью изобретения является увеличение функциональных возможностей за счет обеспечения возможности

20 согласования выводов проверяемого узла.

Поставленная цель достигается тем, что в устройство для контроля цифровых узлов, содержгидее блок

25 ввода, блок памяти, блок сравнения, регистр н.астройки, коммутатор, блок управления, причем первая группа эыходов блока ввода соединена с груп-. той информационных входов регистра

30 1астройки, с группой информационных входов блока памяти, группа управляющих входов которого соединена с первой группой выходов блока упра ления, группа входов которого соединена с Второй группой выходов бло ка ввода, вход которого соединен с выходом блока управления, вход которого соединен с выходом блока сравнения, первая группа входов которого соединена с выводами проверяемого узла, вторая группа входов блока сра нения соединена с выходами блока памяти и информационными входами KONfiviy татора, управляющие входы которого соединены с выходами регистра настройки, управляющий вход которого сое динен с первым выходом второй группы выходов блока управления, введен блок согласующих резисторов, первый и второй блоки регистров, каждый из которых содержит п регистров (где п - число выводов проверяемого узла причем .выходы коммутатора соединены с информационными входами блока согласующих резисторов/ первая группа управляющих входов которого соединена с выходами первого блока регистров, группа информационных входов которого соединена с второй группой выходов блока ввода, с группой информационных входов второго блока регистров, выходы которого соединены с второй группой управляющих входов блока согласующих резисторов, выходы которого соединены свыводами проверяемого узла, управляющий вход вто рого блока регистров соединен с вторым выходом второй группы выходов блока управления, управляющий вход второго блока регистров соединен с третьим выходом второй группы выходов блока управления. Причем блок согласующих резисторов содержит п узлов согласующих резисторов, информационные входы бло ка согласующих резисторов соединены соответственно с информационными входами узлов согласующих резисторов первая и вторая группа управляющих входов которых соединены соответстве но с первой и второй группой управляющих входов блока согласующих резисторов. Кроме: того, узел согласующих резисторов содержит m резисторов, соединенных последовательноСгде m - числ управляющих входов первой группы управляющ х входов узла, (т+3) переключателей, т+2 ) усилителей, причем первая группа управляющих входов узла соединенасоответственно с входгЧЛК т усилителей, выходы которых , соединены соответственно с управляющими входами m переключателей, выходы которых Соединены с выходами резисторов, информационные входы переключателей соединены соответственно с входами резисторов, вход первого резистора соединен с информационным входом узла, с первым выходом ( т+1)|-го переключателя, второй выход которого соединен с выходом т-го переключателя, с выходом т+2)-го переключателя, информационный вход которого соединен с информационным входом (т+3)-го переключателя, выходы т+3),-го переключателя соединены соответственно с первой и второй щинами электропитания узла, управляющие входы (т+1)-го и ( переключателей соединены с выходами (т+1)-го усилителя, управляющий вход (т+3)-го переключателя соединен с выходом (т+2)-го усилителя, входы ( и (т+2)-го усилителей являются соответственно первым и вторым входами второй группы управляющих входов узла. Кроме того, блок управления содержит генератор импульсов, элемент И, триггер, узел постоянной памяти, причем выход генератора импульсов соединен с первым входом элемента И, второй вход которого соединен с выходом триггера, нулевой вход которого является вторым входом блока, единичный вход триггера соединен с выходом переключателя, вход которого соединен с шиной ну- левого потенциала блока, выход элемента И является выходом блока, первая группа выходов которого соединена с первой группой выходов узла постоянной памяти, вторая группа выходов которого соединена с второй группой выходов блока, группа входов которого соединена с группой входов блока ,постоянной памяти. На фиг. 1 приведена блок-схема устройства; на фиг. 2 - схема узла согласующих резисторов, на фиг. 3 схема блока управления, на фиг. 4 временная диаграмма блока управления. Устройство для контроля цифрового узла 1 содержит блок 2 ввода, блок 3 памяти, регистр 4 настройки, коммутатор 5 входов и выходов, блок 6 сравнения, блок 7 управления, блоки 8 согласующих резисторов, первые 9 и вторые 10 блоки регистров. Узел согласующих резисторов содержит последовательно соединенные резисторы 11, коммутаторы в виде реле, обмотки реле 12 с контактными группами 13, обмотку реле 14 с контактными группами 15, обмотку реле 16 с контактной группой 17, усилители 18-20. Регистры 9 содержат по числу граДсщий согласующего сопротивления блока 3 триггеры 21. Регистры 10 содержат два триггера 2.2. Блок 2 ввода предназначен для ввода, надфимер с перфоленты или с штеккерного наборного поля, тестово информации, информации о принадлежности выводов к входным и выходным контактам, управляющей информации, информации о номиналах согласующих резисторов 11, информации о подключении согласующих резисторов 11 последовательно между выходами ком мутатора 5 и входами проверяемого узла 1 или параллельно входам прове ряемого цифрового узла 1, привязка согласующих резисторов 12 к плюсу источника или к корпусу и т.д.). Блок 3 памяти содержит кнопку 23 Пуск, триггер 24, элемент Н 25, генератор 26, узел 27 постоянной па мяти. Регистр 4 настройки, разрядность которого равна числу выводов прове, ряемого узла 1, служит для управления коммутатором 5. Коммутатор 5 осуществляют переда чу сигналов через блок 8 согласующих резисторов на входы проверяемог цифрового узла 1. Блок б сравнения предназначен дл сравния кодов эталонов с сигналами на внешних контактах проверяемого узла 1. Блок 7 управления синхронизирует работу всех блоков устройства, т.е. управляет записью тестовой информации из блока 2 ввода в блок 3 памяти , информации о входных и выходных выводах из блока 2 в регистр настро ки 4, информации о номиналах согласующих резисторов 11 из блока 2 в первые блок21 регистров 9, информаци о подключении согласующих резисторо из блока 2 во вторые блоки регистров 10. Блок 8 согласующих резисторов осуществляет согласование выходов устройства контроля с входами прове ряемого узла 1 путем включения рези торов определенного номинала между ними. Первый блок регистров 9 хранит информацию для управления работой реле 12 блока 8, которые осуществля ют программируемый набор номиналов согласующих резисторов 11, в соотве ствии с кодом, записанным в блоке регистров 9. Второй блок регистров 10 управля ет работой реле 14 и 16 блока 8, которые определяют способ подключения согласующих резисторов, в соответствии с кодом, зафиксированным на его регистрах. Усилители 18-20 возбуждают обмот ки реле 12, 14 и 16. Контроль проверяемого цифрового узла 1-осуществляется с помощью последовательности элементарных тестов, разрядность каждого из которых равна числу выводов проверяемого узла. Каждый элементарный тест включает в себя стимулы и эталоны. Стимулы - совокупность сигналов, одновременно подаваемых на входы узла, эталоны - совокупность сигналов, которые должны появиться на выходах исправного цифрового узла при подаче на его входы стимулов. Работа устройства происходит следующим образом По нажатию кнопки 23 Пуск (фиг. 3) в блоке управления 7 триггер 24 устанавливается в единичное состояние, открывая элемент И 25 для прохождения тактовых сигналов с генератора 26 на запуск блока 2 ввода ( фиг. 4 а-г). Тактовые импульсы, поступая в блок 2 на счетчик- команд, вырабатывают в параллельном коде последовательность адресов команд, расположенных в-узлэ 27 постоянной памяти, с выходов которого командная информация следует в блоки 3, 4, 9и 10 (фиг. 3). По первому такту генератора из узла постоянной памяти выводится ко-п манда НАЧАЛО Сфиг. 4 а) в параллельном коде, которая дешифрируется в блоках.4, 9 и 10 и устанавливает их в исходные состояния. По следующим тактам из блока 2 выводится информация на общую магистраль, к которой подключены своими входами блоки 3, 4, 9 и 10. По второму такту генератора из узла постоянной памяти (блок 7) выводится код команды ВВОД 1, которая дешифрируется и вводит в регистр настройки 4 информацию о принадлежности выводов проверяемого узла 1 к входам или выходам Сфиг. 4 е . Третий такт генератора 26 выводит команду ВВОД 2, которая дешифрируется в блоке 9 и устанавливает в первых регистрах информацию.о номиналах согласующих резисторов 11. По четвертому такту генератора выводится команда ВВОД 3, дешифрируемая в блоке 10и фиксирующая в его регистрах информацию о типе подключения резисторов 11 (последовательно или параллельно, к корпусу или к плюсу источника). Начиная с пятого такта, узел постоянной паыя-щ выдает команду ЗАПИСЬ, которая повторяется столько раз, сколько элементарных тестов содержит контролирующая программа (фиг. 4 к). Команда ЗАПИСЬ выделяется блоком 3 и фиксирует в своей памяти тест за тестом весь массив программы контроля. После окончания серии команд ЗАПИСЬ из узла постоянной памяти (блок 7 ) выдаются последовательно одна за другой по тактам - генератора

27 команды ПРОВЕРКА, дешифрируемые блоком 3. По этим командам элементарные тесты по одному из блока 3 памяти коммутатор 5 и блок согласования 8 подаются на входы проверяемого узла 1. Эти же тейты поступают на первые входы блока сравнения б, на вторые входы которого поступает информация с контролируемого изделия 1. В случае несравнения этих информации блок б вырабатывает сигнал, который, поступая на триггер 24 блока 7, блокирует элемент И 25 для прохождения тактовых импульсов сгенератора 26 и этим фиксирует номер теста, на котором произошел отказ. Если несравнения не происходит, следует выполнение очередной команды ПРОВЕРКА, т.е. реализация текущего элементарного теста (фиг. 4).

После выполнения всех команд ПРОВЕРКА узел постоянной памяти выдает команду КОНЕЦ, которая выделяется в блоке 3 и осуществляет останов .

Работа блока 8 согласующих регистров поясняет схему узла согласующих резисторов ( фиг. 2), где показан один .канал. Общее число каналов соответствует числу внешних выводов проверяемого узла. Каждый канал содержит m последовательно включенных резисторов 11. Номинал каждого последующего резистора в два раза внше предыдущего, так если . - 1 Ом, то R. 2 Ом, 4 Ом, .., R 2М- ом.

Выбор числа определяется точность установки номиналов согласующих сопротивлений в требуемом диапазоне их изменения.

Каждый из резисторов 11 запараллелен с нормально замкнутой контактной группой 13 реле 12, при этом сопротивление резистора равно нулю. Если контактная группа какого-нибудь реле 12 разомкнута, то сопротивление соответствующего резистора 11 полностью входит в общее согласующее сопротивление данного канала блока 8

Номиналы согласующих резисторов 11 записаны в двоичном коде на регистрах б, построенных на D-триггерах 18. В результате, в зависимости от кода, общее согласующее сопротивление канала равно.

,-Rl...

in 11

- общее согласующее сопро- 60

R,

сог тивление канала блока 8 при замкнутой контактной группе 13 ((информация на соответствующем D-триггере регистра 9 равна нyлю, 65

и при разомкнутой контактной группе 13 (информация на соответствующем D-триггере регистра 9 равна единице).

Реле 14 и 16 определяют подключение согласующих резисторов 11..Управление этими реле осуществляют О-триггеры регистра 10 через усилители 19 и 20. В случае, когда реле 14 возбуждено (.информация на первом 0-триггере 22 равна единице), согласующее сопротивление включено последовательно между блоком 5 и проверяемым уз-/ лом 1. В случае, когда реле 14 не возбуждено, согласующее сопротивление подключается параллельно выводам проверяемого узла 1. Реле 16 через контактную группу 17 подключает согласующее сопротивление к плюсу или минусу шины питания.

Резисторы 11, являющиеся согласующими сопротивлениями между выходами устройстваконтроля и входами проверяемого узла, могут выполнять роль нагрузочных сопротивлений, если они установлены на выходах проверяемого узла. Это обстоятельство позволяет совместить операции согласования и установки нагрузок на одной и той же аппаратуре.

Таким образом, введение блока 8, блоков регистров 9 и 10 позволяет включать последовательно между выходом устройства контроля и входом проверяемого цифрового узла 1 или параллельно выводам этого узла относительно плюса и минуса питания резисторы 11 заданного номинала, что обеспечивает уменьшение помех при контроле и повышает его достоверност

Формула изобретения

1. Устройство для контроля цифровых узлов, содержащее блок ввода, блок памяти, блок сравнения, регистр настройки, коммутатор, блок управления, причем первая группа выходов блока ввода соединена с группой информационных входов регистра настройки, с группой информационных входов блока памяти, группа управляющих входов которого соединена с первой группой выходов блока управления, группа входов которого соединена с второй группой выходов ввода, вход которого соединен с выходом блока управления, вход которого соединен с выходом блока сравнения, первая rpyn.ia входов которого соединена с выводами проверяемого узла, вторая группа входов блока сравнения соединена с выходами блока памяти и с информационными входами коммутатора, управляющие входы которого соединены с выходами регистра настройки , управляющий вход которого со динен с первым выходом второй группы выходов блока управления, отличающееся тем, что, с целью увеличения функциональных воэ можностей за счет обеспечения возмо ности согласования выводов проверяе мого узла, в устройство введен блок согласующих резисторов, первый и второй блоки регистров, каждый из которых содержит п. регистров (где п - число выводов проверяемого узла) , причем выходы коммутатора соединены с информационными входами блока согласующих резисторов, перва группа управляющих входов которого соединена с выходами первого блока регистров, группа информационных входов которого соединена с второй группой выходов блока ввода, с груп пой информационных входов второго блока регистров, выходы которого соединены с второй группой управляю щих входов блока согласующих резисторов, выходы которого соединены с выводами проверяемого узла, управляющий вход второго блока регистров соединен с вторым выходом второй группы выходов блока управления, уп равляющий вход второго блока- . регистров соединен с третьим выходом второй группы выходов блока управления . 2. Устройство по п. 1, отли чающееся тем, что блок соглаСующих резисторов содержит п узлов согласующих резисторов, инфор ционные входы блока согласующих резисторов соединены соответственно с информационными входами узлов согласующих резисторов, первая и втор группы управляющих входов которых соединены соответственно с первой и второй группой управляющих входов блока согласующих резисторов. 3. Устройство по пп. 1 и 2, о т личающееся тем, что узел согласующих резисторов содержит m резисторов, соединенных последовательно (где m - число управляющихвходов первой группы управляющих входов узла), ( т+З) переключателей, (т+2) усилителей, причем первая гру па управляющих входов узла соединен соответственно с входами m уси:итеЛ1ей, выходы которых соединены соответственно с управляющими входами m переключателей, выходы которых соединены с выходами резисторов, инфор мационные входы переключателей соединены соответственно с входами резисторов, вход первого резистора соединен с информационным входом узла, с первым выходом ( переключателя, второй выход которого соединен с выходом т-го переключателя, с выходом (т+2)-го переключателя, информационный вход которого соединен с информационным входом |(т+3)-го переключателя, выходы (т+З)-го переключателя соединены соответственно с первой и второй шинами электропитания узла, управляюцие входы (т+1)-г.о и (т+2)-го переключателей соединены с выходами (ш+1)-го усилителя, управл5Шций вход ( т+3)-го переключателя соединен с выходом (т+2)-го усилителл, входы (т+1)-го и (т+2)-го усилителей являются соответственно первым и вторым входами второй группы управляющих входов узла. 4. Устройство по п. 1, отличающееся тем, что блок управления содержит генератор импульсов элемент И, триггер, узел постоянной памяти, причем выход генератора импульсов соединен с первым входом элемента Н, второй вход которого соединен с выходом триггера, нулевой вход которого является вторым входом блока, единичный вход триггера соединен с выходом переключателя, вход которого соединен с шиной нулевого потенциала блока, выход элемента И является выходом блока, первая группа выходов , которого соединена с первой группой выходов узла постоянной памяти, вторая группа выходов которого соединена б второй группой выходов блока, группа входов которого соединена с группой входов блока постоянной памяти. Источники информации, принятые во внимание при экспертизе 1.Авторское свидетельство СССР № 598082, кл. С Об .F 11/04, 1975. 2.Авторское свидетельство СССР № 498619, кл. С 06F 11/00, 1974 (прототип).

0fftJ ffarffj ffff /fffjrOAVlff ffff

Г

//

Offrf fffOr

Фг/г.г

/Й Лляг/

4

ге

л

ff

S4

гз

ffyc/f

0m fifffAa 6

ffffr&ffffffff

Afff

о

f

//

/Kfff

. g i I I И i 11 И 1 111 И I И И

Ф(П. м И И И 11 /