Устройство для контроля цифровых узлов Советский патент 1983 года по МПК G06F11/16 

Изобретение относится к вычислительной технике и может быть исполь зовано для контроля и диагностики логических блоков и цифровых узлов ЭВМ, Известно устройство для проверки логических блоков, содержащее блок ввода данных, блок управления, коммутатор выходных сигналов, контролируемый блок, генератор случайных чисел, преобразователь случайных чисел,- блок индикации и блок статических анализаторов fl}. Однако такое устройство является сложным из-за того, что входы контролируемого логического блока подключены к выходам преобразователя случс1ййых чисел, а выходы этого блока соединены со входами коммутатора При этом необходимы дополнительные средства коммутации, разделяющие индивидуально для каждого блока входы и выходы. Наиболее близким по техническому решению к предлагаемому является многоканальное устройство тесто аого контроля цифровых узлов ЭВМ, содержащее запоминающий блок для хранения тестов, регистр теста, формирователи входных и сигна лов, блок коммутации, блок сравнения и объект контроля, причем запоминающая ячейка любого из разрядов регистра теста подключена через.выходной формирователь и переключатель коммут ционного устройства и через параллельно включенные к ним схему совпадения и входной формирователь к входному контакту проверяемого цифрового узла 2. : Однако известное, устройство являет.ся с.л6жнь1м из-за большого количеств а переключателей, формирователей входных и выходных сигналов, Цель изобретения - упрощение устройства, Поставленная цель достигается тем, что в устройстве для контроля цифровых узлов, содержащем блок памяти, блок сравнений, блок управления, блок формирования тестовой информации, регистр теста, блок мультиплексора, коммутатор, причем первы выход блока управления соединен с первым управлякнцим входом блока формирования тестовой информации. Второй управляющий вход которого соедйнен со вторым выходом блока управления, третий выход которого соединен с управляющим входом Ьлока памяти, группа выходов которого соединена с группой информационных входов блока формирования тестовой информации, группа информационных выходов которого соединена с группой инт формационных выходов регистра теста, управляющий в.Ход которого соединен с управляющим выходом блока формирования тестовой информации, выход блока памяти соединен с первым входом блока сравнения, выход которого соединен с входом блока управления, четвертый и пятый-выходы которого соединены соответственно с тактовым и счетным входами блока мультиплексора, коммутатор содержит труппу ограничительных резисторов, группу ключевых транзисторов, базы которых соединены соответственно с выходами регистра теста, эмиттеры ключевых транзисторов соединены с шиной нулевого потенциала коммутатора, коллекторы ключевых транзисторов коммутатора соединены с входами огранич чительных резисторов, с выходами проверяемого узла, с информационными, входами блока мультиплексора, выход которого соединен со вторым входом блока сравнения, выходы ограничительных резисторов коммутатора соединены с шиной электропитания . коммутатора, . На фиг, 1 представлена функциональная схема устройства, на фиг,2функциональная схема блока управления. Устройство состоит из блока 1 памяти , блока 2 формирования тестовой информации, включающего формирователи 3, счетчик 4 записи и дешифратор 5 стробов записи, регис.тра б теста, коммутатора 7, состоящего из группы ключевых транзисторов 8, группы ограничительных резисторов 9 и опорного н.апряжения 10, цифрового . узла 11, блока 12 мультиплексора, .представляющего собой f-разрядный N-входной мультиплексор 13 с адресной выборкой, управляемый счетчиком 14, блока 15 сравнения и блока 16 управления. Блок 16 управления состоит ий генератора 17 тактовьк импульсов, переключателя 18 запуска, генератора 19 одиночных импульсов, двухвходного элемента И 20, триггера 21 пуска, трехвходОвого эд емента И 22, триггера 23 записи, двухвходового элемента ИЛИ .24, счетчика 25 тактов записи,двухвходового элемента И 26, счетчика 27 тактов считывания, двухвходового элемента И 28, счетчика 29 адреса, триггера 30 ошибки, трехвходового элемента И 31, индикатора 32 ошибок. Устройство работает следующим образом,. . Тестовая информация из блока 1 памяти через блок 2 формирования тестовой информации последовательно Р словами по k разрядам записываютсяв регистр б теста с помощью стробов записи, которые выбираются счетчиком 4 записи и формируются дешифратором 5 записи под действием управляющего и лпульса с выхода элемента 26 блока 16 управления. По заднему фронту эт го строба счетчик 4 изменяет свое состояние, выбирая очередной строб записи. . -Регистр б теста состоит из Р отдельных регистров. Каждый из этих регистров имеет k информационных разрядов и один строб записи. Форми рователи 3 блока 2 формирования тестовой информации предназначены для обеспечения нагрузочной способности по входам регистра 6 теста. Запись информации в регистр теста осуществляется за Р раз. Тестовая информация, которая записывается в регистр б Теста, представляет совокупность входных возде ствий и масок Во все разряды регистра б, которые соответствуют вхо дам проверяемого узла 11, записываются входные воздействия, а на все разряды, KOTOjMjie соответствуют выходам объекта контроля, одновременно записываются маски. Значения масок, которые соответствуют выходам проверяемого узла 11 и записываются на регистре б теста, должны быть та кими , чтобы- элементы с открытым кол лектором 8 соответствующих разрядов коммутатора 7 были закрыты, В этом случае элементы с открытым коллекто ром не будут нагружать выходы проверяемого узла 11. Нагрузкой для ЭТИХ выходов будут только выcokoомные ограничительные резисторы 9. Значения входных воздействий на рег стре б теста при выдаче очередных Тестовых воздействий меняются, а ключевые транзисторы 8 коммутатора 7, которые возбуждаются этими входными воздействиями, в одном случае могут быть открыты, а во втором закрыты, в отличие от масок, которые при вьвдаче очередных тестовых возде ствий подтверждаются и удерживают элементы 8 в-закрытом состоянии. ЕСЛИ элементы с открытым коллектором открыты, то на каждом из этих входов проверяемого узла будет нуле вой потенциал, а если закрыты - то потенциал опорного напряжения.В первом случае токи входов проверяемого узла будут определяться клю.чевыми транзисторами ,а во втором случае - номиналами ограничительных резисторов 9 и источником 10 опорного напряжения. Если в качестве объекта контрюля, например), используется логика на ТТЛ элементах, тО для обеспечения логической единицы на стандартных входах необходим ток который измеряется десятками микроампер, а для обеспечения логическог нуля - миллиамперами. Если ограничительный резистор будет иметь номинал, обеспечивающий логическую единицу для входа ( логический нуль обеспечивает ключевой транзистору, то нагрузкой для выходов проверяемого узла будут только эти ограничительные резисторы, которые на ра- , ботоспособности выходов не будут отражаться (менее одной нагрузки на ВЫХОД), Под действием входных воздействий на выходах проверяемого узла появляются реакции. Так как для всех выходов ключевые транзисторы закрыты и ограничительные резистбры не препятствуют появлению выходных реакций , входные воздействия и выходные реакции проверяемого узла поступают в блок 12. Так как блок .12 f-разрядный N-входрвой мультиплексор с адресной выборкой, управляемый счетчиком 14 то информация N словами по f разрядов последовательно выдается на блок 15 сравнения и сравнивается с ожидаемой информацией, которая поступает на блок сравнения из блока 1, Счетчик 14 изменяет своё состояние по счетному импульсу, который вырабатывается элементом 28 блока 16 управления, В исходное состояние счетчики 4 и 14 устанавливаются сигналом, КОТО1Ж1Й вырабатывается генератором 19 одиночных импульсов блока 16 управления, Тестовая информация, которая выдаётся на регистр 6 теста, по разрядности .может отличаться от ожидаемой, т.е. k может отличаться от f. Это не будет отражаться на работоспособности данного устройства. При этом часть разрядов блока памяти может не использоваться. Блок 16 управления работает еле- : дующим образом, Генератор 17 тактовых импульсов непрерывно В191рабатывает.та:ктовые импульсы. Тактовый импульс первого выхода смещен по фазе относительно тактового импульса второго выхода таким образом, что они друг с другом не перекрываются. Эти импульсы обеспечивают синхронизацию всего устройства. При нажатии кнопки 18 запуска по тактовому импульсу первого выхода генератор 19 одиночных импульсов вырабатывает импульс запуска. По этому импульсу триггер 21 пуска и триггер 23 записи устанавливаются в единичное состояние, а триггер 30 ошибки и счетчики 25, 27 к 29 - в нулевое, счетчики 4 и 14 также навливаются в нулевое состояние, . оба по первому входу, По единичному значению триггера 21 пуска и по тактовым импульсам второго выхода гёне4 ратора 17 на выходе элемента 20 вырабатываются импульсы.

В первоначальном состоянии триггер 23 записи находится в единице, На выходе элемента 26 по единичному значению триггера 23 и по импульсам с выхода элемента 20 вырабатываются импульсы записи, которые поступают Иа счетные входи счетчиков 25 и 4 и стробирующий вход дешифратора 5 4 По каждому импульсу с выхода элемента 20 на одйом ИЗ выходов дешифратора 5, который выбирается счетчиком 4, появляется строб, по котоijpoMy производится запись входных . , воздействий и масок из запоминающего блока 1 в регистр 6 теста. По заднему фронту этого импульса с выхода элемента 20, т,е,-после записи очередной.информации из блока 1 памяти в регистр 6 теста, содержимое счетчика 29 увеличивается на единицу. Это значит, что выбирается очередное слово из блока 1 памяти. Счетчик 4 также изменяет свое содержимое, вь1бирая очередной строб записи. Счетчик 25 осуществляет контроль количества слов, записанных из блока 1 памяти в регистр 6 теста. По окончании записи последнего слова счетчик 25 вырабатывает импульс переполнения, который через вход элемёнта ИЛИ поступает на счетный вход триггера 23 и переключает его в нулевое состояние. Дальнейшая запись информации в регистр теста не происходит, так как элемент 26 в этом случае отключен. При переходе триггер9 23 в нулевое состояние, на пер-- . вом входе элемента 28 и на третьем входе элемента 31 появляется разреающий потенциал,

При выдаче очередного импульса c выхода элемента 20 по нулевому состо 1Нию триггера 23 на элементе 31 происходит анализ ошибки, которая поступает со схемы 15 Сравнения на его второй .вход. Если имеет место ошибка, то на выходе этого элемента появляется импульс, который устанавивает триггер 30 ошибки по второму ходу в единичное срстояние с выдачей информации на индикатор 32 ошибок. Кроме этого, на третьем входе элемента 22 появляется разрешающий потенциал. Если ошибка на втором входе элемента 31 отсутствует, то триггер сяиибки остается в нулевом состоянии. Это происходит в том случае, когда информация из блока 1 памяти по адресу, который-находится в счетчике 29 и поступает в блок 1 памяти. Сравнивается с информацией,

которая поступает с проверяющего узла 11 через одно из направлений мультиплексора 13, определяемого счетчиком 14,

5 По заднему фронту этого импульса с выхода элемента 20 содержимое каждого из счетчиков 14, 27 и 29 увели- . чивае.тся на единицу. Это значит, что из блока 1 памяти поступит очередное слово для сравнения, а мультиплексор 13 подключит следующую группу входов-выходов объекта контроля. Счетчик 27 осуществляет подсчет количес ва сравниваемых слов,

5 По окончайии анализа всех контактов объекта контроля счетчик 27 выдает сигнал переполнения, по которому через элемент ИЛИ 24 происходит изменение состояния триггера 23

0 по счетному входу на единичное, Снова происходит запись на регистр 6 теста очередного воздействия Р словами по k разрядам, и цикл повторяется. При обнаружении ошибки после пег реключения триггера 23 в единичное состояние по тактовому импульсу первого выхода генератора 17, на выходе .элемента 22 вырабатывается импульй, по которому триггер 21 пуска переходит в нулевое состояние и проис ходит останов устройства с индикацией ошибки на индикаторе 32,

Применение данного устройства позволит уменьшить аппаратные затраты при большом количестве проверяемых точек, а также расширить область его применения, например для прозвонки плат и жгутов, где имеется большое количество точек контроля.

Фиг./

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ УЗЛОВ, содержащее блок памяти, блок сравнения, блок управления, блок формирования тестовой информации, регистр теста, блок мультиплексоров , коммутатор; причем первый выход блока управления соединен с . первым, управляющим входом блока формирования тестовой информации, второй управляющий вход. которого соединен с вторым выходом блока управления, третий выход которого соединен с управляю1чим входом блока дв1- мяти, группа выходов которого соеди нена с группой информационных выходов блока формирования тестовой информации, группа информационных выходов которого соединена с группой информационных входов регистра теста , управляющий вход которого соединен с управляющим выходом блока формирования тестовой информации, выхо блока памяти соединен с первым вхо. дом блока сравнения, выход которого соединен с входом блока управления, четвертый и пятый выходы которого соединены соответственно с тактовым и счетным входами блока мультиплексора, о т л и ч а ю щ а е с я тем, что, с целью упрсйцения устройства, коммутатор содержит группу ограничительных резисторов, группу ключевых транзисторов, базы которых соединены соответственно с вь ходами регистра теста, эмиттеры ключевых i транзисторов соединены с шиной нулеСО вого потенциала коммутатора, колекс торы ключевых транзисторов коммутатора соединены с входами ограничитель ных резисторов, с выходами проверяет в мого узла, с информационными входами блока мультиплексора,, выход которого соединен с вторым входом блока сравнения, выхода ограничительных , резисторов коммутатора соединены с шиной электропитания коммутатора. со Ф оь