Устройство управления виртуальной памятью Советский патент 1983 года по МПК G06F13/06 

хранения страничной таблицы, шестой вход каждого из которых соединен с выходом блока коррекции таблицы, певюй и второй входы которого соедине соответственно с выходом старших разрядов регистра.общего назначения и с вторым выходом;блока управления замещением, второй и первый выходы которого соединены соответственно с первым входом регистра флажков и с третьим входом блока формирования физического адреса, четвертый вход которого соединен с входом Слово состояния программы устройства, первый и второй выходы блока формирования физического адреса соединен соответственно с входами регистра физического адреса и регистра замещаемой страни1цл, второй вход генератора адреса блока хранения соединен с выходом младших разрядов регистра общего назначения, вход Код операции оперативной памяти устройства соединен с седьмыми входами блоков страничной таблицы, выходы блока местного управления с восьмого по двенадцатый соединены с управляющим входом регистра заменяемой страницы и .вторым входом регистра флажков, управляющим .. входс генератра адреса блока хранения, вторим входом блока управления- активностью, восьмыми входами блоков хранения страничной таблицы, третьим входом блока коррекции таблйщл соответственно, выход регистра физического адреса соединен с адресным выходом устройства.

2.Устройство поп.1 отличающееся тем, что блок преобразования адреса содержит Узел элементов И, вычитатель и элемент ИЛИ-НЕ, входы которого подключены

к входам разрядов соответствующей группы второй входной шины блока и к выходной шине блока, к которой подключен выход элемента ЙЛИ-НЕ и выход узла элемента И, второй вход которого соединен с соответствующей группой разрядов, второй входной шины, а первый вход - с вых дом вычйтателя, первый вход которого соединен с выходной шиной и с соответствующей группой разрядов ;первой входной шины, остальные разряды которой подключены к выходной шине блока, а второй вход вычйтателя соединен с соответствующей группой разрядов второй входной дгины.

3.Устройство по П.1, отличающееся тем, ч1о блок хранения страничной таблицы содержит четырнадцать групп элементов памяти пять регистров, два дешифратора, ; элемент сравнения, узел управления занесением, три коммутатора, девять элементов И, причем группы разрядов

ТШрвого входа блока соединены с со ответствующими входами элементов t памяти первой и второй групп, с первым входом элемента сравнения-и с первым прямым входом первого элемента И, второй и третий прямые входы которого соединены с выходами эле- , ментов памяти пятой и шестой групп, выходы группы разрядов второго входа блока соединены с входами соответст-вукяцих элементов памяти третьей, тринадцатой и четырнадцатой групп, с первым и вторым входами первого коммутатора, с адресными входами элементов памяти всех групп и с первым и вторым входами узла управления занесением, выход которого соединен с управляющими входами элементов памяти всех групп, адресные входы элементов памяти первых шести групп соединены с выходом первого коммутатора, третий и четвертый входы которого соединены с выходами элементоЁ памяти тринадцатой и четыр надцатой групп соответственно группы paзpiядoв шестого входа блока соединены с третьим входом узла управления занесением и с входами элементов памяти пятой, шестой, одиннадцатой и двенадцатой групп, входы элегментов памяти девятой и десятой групп соединены соответственно с вы- . ходами первого и второго деилифраторов, входы которых соединены соответственно с выходами первого и второго регистров, разрядные входы первого, из которых соединены с выходами элементов памяти седьмой, девятой и одиннадцатбй групп, а выходы элементов памяти восьмой, десятой и двенадцатой групп соединены с разрядными входами второго

регистра, выходы элементов памяти первой, второй и третьей групп соединены с первым выходом блока, выходы элементов памяти третьей группы соединены с управлягацими входами второго и третьего коммутаторов и с четвертым входом узла управления занесением, пятый, шестой, седьмой и восьмой входы которого соеди- , нены с седьмым входом блока, пятым и третьим входами блока и выходом третьего регистра соответственно, выходы Элементов памяти первой

группы соединены с второй группой входов элемента сравнения, выход которого, выходы элементов памяти второй и шестой групп и второго коммутатора соединены с вторым выходом блока, выходы элементов памяти девятой и десятой групп соединены с первым и вторым входами третьего коммутатора соответственно, выходы элементов памяти одиннадцатой и двенадатой групп соединены соот5ветственно с первым и вторым входами второго коммутатора, четвертый вход блока соединен с входом третьего регистра,выход которого соединен с первьм прямым входом второго элемента И, -выход которого соединен с входами элементов памяти седьмой и восьмой групп, первые и вторые инве)рсные входы третьего элемента И соединены соот.ветственно с выходами первого элемента И и элементов памяти шестой группы, первые, вторые, и третьи инверсные входы четвертого и пятого элементов И соединены с выходами первого элемента И, элемента сравнения и второ,го коммутатора соответственно/ первые /вторые и третьи инверсные входы шестого, седьмого, восьмого и девятого элементов И соединены с выходами первого элемента И, элементов памяти пятой группы и второго KOMMyTHf-.

тора соответственно, четвертые инверсные входы четвертого, шестого и восьмого элементов И и четвертые прямые входы пятого, седьмого и девятого элемейтов И соединены с выходами элементов памяти четвертой группы, пятые пря№де входа шестого и седьмого элементов И и пятые прямые входы восьмого и девятого элементов И соединены с выходами старшего и младшего разрядов третьего коммутатора - соответственно, выходы третьего, четвертого, пятого, шестого, седьмого, восьмого и девятого элементов И соединены с входами четвертого и -пятого регистров, выходы которых соединены с третьим выходом блока, восьмой вход блока соединен с управлякнцими входами де -шфраторов, регистров, узла управления занесением, первого коммутатора, с входом четвертой группы элементов памяти и с вторым прямым входом второго элемента И.

4.Устройство по П.1, о тли чающееся тем, что блок сравт нения содержит элемент сравнения, два элемента И, причем первеай вход элемента сравнения соединен с первым входом блока, второй вход элемента . сравнения соединен с вторым входом блока, первые прямые входы первого и второго элементов И соединены с выходом элемента сравнения, второй и третий прямые входы первого и вто1 го элементов И соединены с вторым рходом блока, четвертый инверсный вход первого элемента И и четвертый (ярямой вход второго элемента И соединены с вторым входом блока, выходы рервогр и-второго элементов И являются первым и вторым выходом блока.

5. Устройство по П.1, отличающееся тем, что генератор алрреса блока хранения содержит группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, дешифратор, коммутатор, причем входы эле-; ментов ИСКЛЮЧАЮЩЕЕ ИЛИ группы соедиНены с первым входом генератора.

а первый и. второй входы коммутатора .соединены с вторым входом генератор |И выходом элементов ИСКЛЮЧЛЮИЕЕЕ ИЛИ Группы соответственно, вход дешифратора соединен с вторым входом генератора, управляющий вход коммутатор соединен с третьим входом генератора выходы коммутатора, детаифратора, соответствующих разрядов второго входа генератора и выходы группы элементов ИСКЛОЧАЩЕЕ 1ШИ являются выходом генератора.

6.Устройство по П.1, о т л ичающееся тем, что блок управления активностью содержит группу элементов памяти регистр, счетчик, группу элементов И, элемент

И, причем первый вход блрка соединен с адресным -входом элементов памяти группы, выход которых соединен с входом регистра, выход которого соединен с входом счетчика, выход которого соединен с входом элемента И и с первым входом элементов И группы, выходы которых соединены с входами соответствующих элементов памяти группы, выход элемента И является выходом блока управления активностью, второй вход блока соединен с управляющими входами элементов памяти группы и регистра, а также с ВТО1Ж1МИ инверсными входами элементов И группы.

7.Устройство по п.1, с т л ича ю щ е еся тем, что блок управления замещением содержит группу элементов НИИ, дешифратор, группу коммутаторов, узел приоритета, два элемента ИЛИ, причем входаа коммутаторов и входы элементов ИЛИ группы соединены с управл5пощим входом блока, выходы элементов ИЛИ группы соединены с входами дешифратора, первый выход которого соединен с управЛ}Пощими входами коммутаторов, выходил которых соединены с входами узла приоритета, выходы которого соединены с входами первого и второго элементов ИЛИ соответственно, выход узла приоритета и выходы первого и второго элементов ИЛИ. соеди1нены с первым выходом блока, второй

выход дешифратора соединен с вторым выходом блока.

8. Устройство по П.1, о т л и-:;Ч а ю ад е е с я тем, что блок кор;рекции таблшда содержит четыре элемента Ни элемент ИЛИ, причем первые входа первого, второго и третьего элементов И.соединены с первым входом блока, первый вход четверто-го элемента и соединен с вторым входом блока, выходы первого и четвертого элементов И.соединены с входами элемента ИЛИ, выход которого

и выходы второго, третьего, и четвер того :Элементов ,И подключены к выходу блока, третий Bxdh блока соеди нен с вторыми входами первого, второго, третьего и четвертого элег ментов И.

9. Устройство по П.1, о т л ича-ю щ е е с я тем, что блок формирования физического адреса содержит когФ1утаторы, формирователи, элемент И, причем первый вход первого коммутатора соединен с первым входом блока, соответствующие разряды второго входа первого коммутатора соединены с первым и вторым входами блока, выходом второго коммутатора и первого формирователя, вход которого соединен с второй группой входов блока, управляющий вход второго коммутатора соединен с второй группой входов блока, входы второго коммутатора соединены- с первой группой входов блока, первый выход блока соединен с выходом первого коммутатора, управляющий вход которого соединен с четвертым входом блока, третий вход блока соединен с входом второго формирователя и с управляющим входом третьего коммутатора, входа koTOpoi o соединены с первой группой входов блока, второй выход блока соединен с выходами второго формирователя, с выходом элемента И, с выходом третьего коммутатора и вторым входом блока, первый инверсный и второй прямой входы элемента И соединены с третьим входом блока,, соответственно.

1Q. Устройство по П.1, от личающееся тем, что блок местного управления содержит линию задержки, элементы И, ИЛИ, триггеры, причем первые прямые входы первого, второго, третьего, пятого, шестого, седьмого, восьмого и девятого элементов И, входы первого, второго и третьего элементов ИЛИ и- первый вход первого триггера соединены с вторвам йходом блока местного управления, третьим входом которого являются вторые прямые входы первого, второго, пятого, десятого, одиннадцатого, двенадцатого, тринадцатого, четырнадцатого и пятнадцатого элементов И, входы четвертого, пятого и шестого элементов ИЛИ и второй вход перйого триггера, выход которого соединен с BTOpjjM инверсным входом седьмого элемента И и с вторым прямым входом восьмого элемента И, выход первого элемента И соединен с первыми прямыми входами четвертого, двенадцатого, тринадцатого семнадцатого, восемнадцатого, девятнадцатого и двадцатого элементов И, выход седьмого эле мента И соединен с первыми прямыми : входами двадцать первого, двадцать ; второго,двадцать третьего и двадцать четвертого элементов И, выход вось

мого элемента И соединен с первыми прямыми входами одиннадцатого, шестнадцатого, двадцать пятого, двадцать шестого и двадцать седьмого элементов И, второй прямой вход десятого элемента И соединен с выходом первого элемента ИЛИ, первый прямой вход двадцать восьмого элемента И является первым входом блока местного управления, к четвертому входу которого подключены второй прямой вход первого элемента И и третий инверсный вход второго элемента и, выходы второго, семнадцатого и воаемнадца-; того элементов И соединены с входами i седьмого элемента ИЛИ, вход линии задержки соединен с выходом восьмого элемента ИЛИ, входы которого соединены с выходами второго и семнадцатого элементов И, к пятому входу блока местного управления подключены входы девятого и десятого элементов ИЛИ, выход девятого элемента ИЛИ соединен с четвертым прямым входом семнадцатого элементам и с первЕлм входом второго триггера, выход которого соединен с третьим инверсным входом тринадцатого элемента И и с третьими прямыми .входами четвертого и пятого элементов И, выход которого соединен с первым входом четвертого триггера, выход которого соединен с вторым входом двадцать восьмого элемента И, выход которого соединен с третьими .инверсными вхоп дами семнадцатого и девятнадцатого

элементов И и с третьим прямым входом восемнадцатого элемента И, выход десятого элемента ИЛИ соединен с первым входом третьего триггера, выход которого соединен с третьим прямым входом двенадцатого элемента И, выход Четырнадцатого элемента И соединен с вторыми входами второго

и третьего триггеров и с вторыми прямыми входами семнадцатого, девятнадцатого, двадцатого и двадцать первого элементов И, вторые прямые входал шестнадцатого и двадцать второго элементов И соединены с выходом Пятнадцатого элемента И, выход шестого элемента ИЛИ соединен с вторыми прямыми входами третьего, четвертого, шестого, девятого и двадцать седьмого элементов И, выходы двадцать третьего и двадцать пятого элементов И соединены с входами одиннадцатого элемента ИЛИ, выходы двадцать четвертого и двадцать шестого элементов И соединены с входами двенадцатого элемента ИЛИ, выход второго элемента ИЛИ соединенсвторым вхоло1М четвертого триггера, вахоп четвертого элемента ИЛИ соединен

с вторым прямым входом двадцать тpe

тьего элемента И, выход пятого элемента ИЛИ соединен с вторыми прямыми входами двадцать Четвертого, двадцать пятого и двадцать шестого элементов И, третьи прямые входы двадцать пятого и двадцать шестого элементов И подключены к шестому входу блока, входы тринадцатого элемента ИЛИ соединены с выходами четвертого и девятого элементов И, выходы десятого эле:мента И, восьмого элемента ИЛИ, линии задержки, тринад цатого элемента И, седьмого и третьего элементов ИЛИ и шестнадцатого элемента И соединены с первым, вторым, четвертым, шестым, оедьмьам, девятым, двенадцатым выходами блока соответственно, выходы одиннадцатого и двенадцатого элементов И подключены к пятому выходу блока местного управления, выходы первого, третьего, четвертого, шестого, девятого; двенадцатого, двадцать первого, двадцать второго и двадцать седьмого элементов И и одиннадцатого и двенгивдатого элементов ИЛИ подключены к восьмому выходу блока местного управления, выходы девятнадцатого эле.мента И и тринадцатого элемента ИЛИ подключены к десятому выходу -;. блока местного управления, выход восьмого элемента И подключен к одиннадцатому выходу блока.

11. Устройство по п.З, отличающееся тем, что узел управления занесением содержит элементы И, ИЛИ, причем первый и втЬрой входы первого элемента ИЛИ соединены с выходами первого и второго элементов И, первый и второй входы второго элемента ИЛИ соединены с выходами первого и третьего элементов И, первый и второй входы третьего элемента или соединены с выходами второго и третьего элементов И, первый, вторбй и третий входы четвертого элемента ИЛИ соединены с выходами первого, второго и четвертого элементов И, первый, .второй и третий входы пятого элемента ИЛИ соединены с выходами первого, третьего и пятого элементов И, первый, второй и третий входы шестого элемента ИЛИ соединены с выходами второго, третьего и шестого элементов И, первый и второй входы седьмого ИЛИ соединешл с выходами седьмого и восьмого элемента И, первый и второй входы восьмого элемента ИЛИ соединены с выходами девятого и десятого элементов И, первый вход узла соединен с первыми прямыми входами первого, второго, восьмого и десятого элементов И второй вход узла соединен с вторыми инверсными входами первого и восьмого элементов И и с вторыми прямыми входами второго и десятого элементов И, седьмой вход узла соединен с первым прямым входом третьего элемента И, пятый вход узла управления соединен с первьич прямым входом четвертого элемента И, восьмой вход узла соединен с вторыми прямыми входами четвертого, пятого и шестого элементов И, четвертый вход узла соединен с первым инверсным входом пятого элемента И и с первым прямым входом шестого элемента- И, третий вход узла соединен с первыми пря1Ф1ми входами седьмого и девятого элементов И, соответствующие разряды шестого входа узла соединены с вторыми прягллми входами седьмого и девятого элементов И соответственно, ,управляющий вход узла соединен с третьими пряшами входс1ми первого, второго, .четвертого, пятого, шестого, седьмого, восьмого, девятого и десятого элементов И, с вторыом прямым:--: входом третьего элемента И и с первым входом первого элемента ИЛИ третьими входами седьмого и вось.мого элементов ИЛИ, выходы элементов ИЛИ и первого и второго элементов И являются выходом узла.

1. УСТРОЙСТВО УПРАВЛЕНИЯ ВИРТУАЛЬНОЙ ПАМЯТЬЮ, содержащее регистры логического и физического адреса, управлягощий регистр, регистр общего назначения, буферный регистр, элемент сравнения/ блоки сравнения, блок местного управления, причем вход.регистра логического адреса является входсяч логического адреса устройства, выход регистра логического адреса.соединен с первым входом эл&лента сравнения и с входом буферного регистра, выход которого соединен с вторым входом элемента сравнения, выход которого соединен-. . с первым входом блока местного управления, второй, третий и четвертый входа которого соединены с входом режима синхровходом.и с входом Слово состояния программы устройстЦ ва соответственно, выход блока сравнения соединен с пятым входом блока местного управления, выходы которого с первого до седьмой соединены соответственно. с управляквдим входом регистра логического адреса, управляющим входом буферного регистра, управлякнцим входом управляющего регистра, управляющим входом регистра физич;ес«г кого адреса, с выходом Прерываниа устройства, с первым управлягацим выходом устройства и с вторым управляющим выходом устройства, отличающееся тем, что, с целью повышения быстродействия, в него введены N блоков хранения страничной таблицы (N- положительное, целое число), генератор адреса блока хранения, блок формирования физического адреса, блок преобразования адреса, блок управления замещением, блок управления активностью, блок коррекции таблицы, регистр замещаемой страницы и регистр флажков, причем разрядные выходы регистра логического адреса и управляющего регистра соединены соответственно с первой и второй входными шинами блока преобразования адреса, выходная шина которого соединена с первыми входами блоков хранения страничной таблицы, блоков сравнения,,блока формирования Фиэичес :кого адреса и генератора адреса блоiка хранения, выход которого соединен S с Вторыми входами блоков хранения станичной таблицы и блока формирования физического адреса и с первым входом блока управления активностью, выход которого соединен с третьим входом каждого из блоков хранения страничной таблицы, первые выходы которых соединены с первой группой входов блока фору(ирования физичес; кого адреса, вторая группа входов ког торого соединена с выходами блоков сравнения, вьЕсоды блоков сравнения соединены с четвертыми входами соответствующих блоков хранения страричной таблицы, второй выход каждого из которых соединен с вторым входом соответствующего блока сравнения, третьи выходы блоков хранения страничной таблицы соединены с группой входов блока управления замещением, перВ1& выход которого соединен с шестым входом блока местного управления и с.пятЕлми входами каждого из блоков

Изобретение относится к вычислительной технике, в частности к системам виртуальной памяти, и может быть использовано в вычислительных маши- , нах и системах с виртуальной памятью,

Известно устройство управления виртуальной памятью,содержащее за- поминакадее устройство из дескрипторных регистров, в которые операционная система помещает соответствия между физическими и математическими

номерами страниц. При этом предполагается, что количество дескрипторных регистров равно максимально возможному для одной программы количеству страниц. Математический номер страницы в адресе представляет собой фактически номер дескрипторного регистра, который должен быть использован при формировании исполнительного адреса. Информация, Хранящаяся в дескрипторных регистрах, - это физ1гческие номера страниц Для определения физического адреса производится дешифрирование математического номера страни цы. Выбирается соответствуквдий дескрипторный регистр, содержимое которого определяет соответствующий физический адрес

Однако этот зариант характеризуется большими затратами оборудования для реализации дескрипторных регистров. Поэтому такой вариант реализации аппаратуры преобразования применим только в системах с очень малым количеством математических страниц.

Известно также устройство управления памятью, в котором аппаратура преобразования адресов отличается тем что каждый из дескрипторных регистров закреплен не за математическим номером страницы, а за определенной физической страницей,Информацию,которую ., операционная система засылает в дескрипторные регистры, представляет собой математические адреса страниц: в дескрипторный регистр, соответствующий определенной физической страницё, записывается математический номер, по которому программа будет обращаться к этой странице. Выходная информация из дескрипторных регистров поступает на входы схем совпадения. На другие входы схем совпадения поступает математический номер страницы. При обнаружении соответствия между математическим номером страницы и содержимым своего дескрипторного регистра схемой совпа дения формируется сигнал совпадения. Если сигнал совпадения не выдан ни одной из схем совпадения, то переадресация осуществляется с помощью таблиц переадресации 2.

Недостатками данного варианта являются большие затраты оборудования/: необходимого для реализации дескрипторных регистров и схем совпадения/

а также необходимость таблиц переадресации. В третьем варианте реализации аппаратуры преобразования каждый из дескрипторных регистров состоит из двух частей, где записываются математические номера стрйниц и соответствующие им физические номера. Выход разрядов каждого из дескрипторных регистров с математическим номером страницы соединен с первым входом соответстйукидей схемы совпадения, на второй вход каж.дои из которых поступает математический номер страницы. Нри совпадении математического номера страни-. цы в адресе обращения кпамяти с математическим номером страницы, записанным в дескрипторном регистре, соответствующая схема совпадения . вырабатывает сигнал совпадения.Этот сигнал управляет группой вантилей, соединенных с выходом той части

дескрипторного регистра, где находит ся физический номер страницы. Недостатком этого решения является его низкая скорость работы, обусловленная тем, что при-невозможности переадресации с помощью дескрипторных регистров/ количество которых мало, по сравнению с объемом оперативной памяти вычислительной системы, переадресация осуществляется программными или микропрограммными средствами.

Кроме того, это устройство не решает згшачи размещения страниц в one ративной памяти.

Наиболее близким к изобретению является устройство для динамического преобразования адресов, содержащее регистр логического адреса, управляюютй регистр, регистр физического адреса, ассоциативные регистры, регистр общего назначения, причем соответствугацие выходы регистра логического адреса соединены с входами ассоциативных регистров и регистра физического адреса соответственно, выходы соответствующих разрядов ре-. гистра логического адреса и управляющего регистра соединены с соответствующими входами арифметического устройства процессора, выход которого соединен с входом регистра общего назначения, выход которого соединен, с соответствующими входами регистра физического адреса и ассоциативных регистров, соответствующие входы устройства управления процессора соединены с управляющими входами управляющего регистра, регистра логического и физического адресов, ассоциативных регистров, регистра общего назначения З.

Недостатками известного устройства для динамического преобразования адресов являются его низкая скорость работы обусловленная тем, что при невозможности переадресации с поморДэЮ ассоциативных регистров, количество которых мало по сравнению с объемом оперативной памяти вычислительной системы, переадресация осуществляется программными или микропрограммными средствами, ограниченные функциональные возможности, заключающиеся в том, что это устройств не решает задачи размещения в оперативной памяти новой вводимой страницы, а также не определяет номера страницы в оперативной памяти, которая возможно будет замещаться.

Цель изобретения - повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство управления виртуальной памятью, содержащее регистры логического и физического адреса/ управляющий регистр/ регистр общего назначения, буферный регистр/ элемент сравнения, блоки Сравнения, блок местного управления, введены блоки хранения страничной таблицыj генератор адреса блока хранения, блок формирования физического адреса, блок преобразования адреса, блок управления замещением, блок управления активностью, блок коррекции таблицы, регистр замещаемой странищ и регистр флажков, причем вход регис ра логического адреса соединен с входом адреса устройства, выход ре гистра логического адреса соединен с первыми входами блока преобразования адреса, элемента сравнения и с.входе буферного регистра, выход которого соединен с вторым входом элемента сравнения, выход которого соединен с первым входом блока местного управления, другие пять входов которого соединены с управляющим входим устройства, с синхровходом устройства, с входом Слово состояния программы, с выходами блоков сравнения и с первым выходом блока управления замещением соответственно , выход управляющего регистра соединен со вторым входом блока преобразования адреса, выход которого соединен с первыми входами блоков хранения страниЧной таблицы, блоков сравнения, блока формирования физического адреса игенератора адреса блока хранения, выход которого соединен со вторыми входами блоков стра ничной таблицы и блока формирования физического адреса и с входом блока управления активностью, выход которого соединен с третьим входом каждо го из блоков страничной таблицы, пер вые выходы каждого из которых соединены с первой гр1уппой входов блока формирования физического адреса, вторая группа входов которого соединена с выходами каждого из блоков сравнения, которые соединены также с четвертыми входами соответствующих блоков хранения страничной таблицы, второй выход каждого из которых соединен со входом соответствующего бяока сравнения, третьи выходы блоков хра1нения страничной таблицы соединены с первым входом блока управления замещением, первый выясщ которого .соединен с шестым входом блока местного управления и с пятыми входами каждого из блоков хранения страничной Таблицы, шестой вход каждого из которых соединен с выходом блока коррекции таблицы, первый и второй входы которого соединены соотв1етствейно с выходом старших разрядов регистра общего назначения и с вторым выходом блока управления замещением, второй и первый выходы которого соединены соответственно с входом регистра флажков и с пятым Входом блока формирования физячееког адреса, четвертый вход которого соединен с вхрдом Слово состояния программы, первый и второй выходы блока формирования физического соединены соответственно с входами регистра физического адаеса и регистра замещаемой страницы, второй вход генератора адреса блока хранения соединен с выходом младших разрядов регистра общего назначения, вход Код операции оперативной памяти устройства соединен с седьмыми вхОдами блоков страничной таблицы, выходы блока местного управления свосьмого пО двенадцатый соединены соответственно с управляющими входами регистров логического и физического адреса, управляющего регистра, буферного ре гистра, блоков хранения страничной таблицы, генератора адреса блока хранения, блока управления активностью, блока коррекции таблицы, регистров замещаемой странш ы и флажков, с выходом Прерывание, с первым управлянкадм выходом устройства и с вторым управлякхцим выходом устройства , адресный выход устройства соединен с выходом регистра физического адреса. При этом блок преобразования адреса содержит вычитатель, группу, элементов И и элолент ИЛИ-НЕ, причем выходы соответствующих разрядов первого и второго входов блока соединены с входами уменьшаемого и вычитаемого вычитателя соответственно, выход знакового разряда вычитателя соединен с первым входом группы элементов И, второй вход которой соединен с соот-. ветствующими разрядами второго входа блока, оставшиеся (разряды второго входа блока соединены с входами элемента ИЛИ-НЕ, выход которого и оставшиеся разряда второго входа блока, соответствукяцие разряды первого вхо- да блока и выход группы элементов И являются вькодом блока преобразования адреса. -. . Кроме того, блок хранения страничной таблицы содержит четьчрнадцать групп элементов памяти пять регист ров, два детдафратрра, элемент сравнения, узел управления занесение, три кО1« татора, девять элементов И, причем соответствующие разряды первого входа блока соединены с входами первой и второй г руппы элементов памяти с первым входс 1 элемента сравнения и с первым прякнм входом первого элемента И, вторсЛ и третий пря1« е входы которого соединены с выходами пятой и шестой групп элементов памяти, соответствующие выходы группы разрядов второго входа блока соединены с входами третьей, тринадцатой и четырнадцатой групп элементов памяти, с первым и входами пе:рвого коммутатора, с адресными входами всех групп элементов памяти и с первым и вторым ..входами узла управления занесением, выход которого соединен с управляющими входами элементов памяти всех групп) aдpecныe входы элементов памя ти первых шести групп соединены с выходом первого коммутатора, третий и четвертый входы которого соединены с выходами тринадцатой и четырнад цатой групп элементов памяти соответственно, группы разрядов шестого входа блока соединены с третьим входом узла управления занесением и с входами элементов памяти пятой, шестой , одиннадцатой и двенадцатой rpyn входы девятой и десятой групп элемен тов памяти соединены соответственно с выходами первого и второго дешифра торов, входы котоЕих соединены соответственно с выходами первого и второго регистров, вход первого из которых соединен с выходами элементов памяти седьмой, девятой и одиннадцатой групп-а выходы восьмой, десятой и двенадцатой групп элементов памяти соединены с входом второго регистра выходы элементов памяти первой, второй и третьей групп соединены с первым выходом блока, выход третьей группы элементов памяти соединен так же с управляющими входами второго и третьего коммутаторов и с четвертым входом узла управления занесением, пятый, шестой, седьмой, и восьмой входы которого соединены с седьмым входом блока, пятым и третьим входам блока и выходом третьего регистра соответственно, ..выход первой группы элементов памяти соединен с второй группой входов элемента сравнения, выход которого и выходы второй и шес той групп элементов памяти и второго коммутатора соединены с вторым выходом блока, выходы девятой и десято групп элементов памяти соединены с первым и вторым входами третьего коммутатора соответственно, выходы одиннадцатой и двенадцатой групп эле ментов памяти соединеныгс первыми и вторым входами второго коммутатора четвертый вход блока соединен с третьего регистра,.выход которого соединен с первым прямым входом второго элемента И, выход ко торого соединен с входами седьмой и вось-мой групп элементов памяти, первые и вторые инверсные входы третьего :элемента И соединены с выходами первого элемента И и местой группы элементов памяти, первые, вторые и третьи инверсные входаа четвертого и пятого элементов И соединены с выходами первого элемента И, элемен;Та сравне-ния и второго коммутатора соответственно, первые, втор«ле и ,третьи инверсные входы шестого, седьмого, восьмого и девятого элементов И соединены с выходами первого элемента И, пятой группы, элементов памяти и второго коммутатора соответственно, четвертые инверсные входы четвертого, шестого и восьмого элементой И и четвертые прямые входы пятого, седьмого и девятого элементов И соединены с выходами четвертой группы элементов памяти, пятые прямые входы шестого и седьмого элементов И и пятые прямые входы восьмого и девятого элементов И соединены с вадходами старшего и младшего разрядов третьего колмутатора соответственно, выходы третьего, четвертого, пятого, шестого, седьмого, восьмого и девятого элементов- И соединены с входами четвертого и пятого регистров, входи четвертого и пятого регистров, выходы которых соединены с третьим выходом блока, восьмой вход блока соединен с управлякяцими входами дешифраторов, регистров, узла управления занесением, первого коммутатора, с входом четвертой группы элементов памяти и с вторым прямым входом второго элемента И. Причем блок сравнения содержит элемент сравнения, два элемента И, первый вход элемента сравнения соединен с первым входом блока, второй BXqitt элемента сравнения соединен с вторит входом блока:, первые прягуие входы nej)r вого и второго элементов И соединеш с выходом элемента сравнения, второй и третий прямые входы первого иавторого элементов И соединены с втоЕаш входом блока, четвертый инверсный взкед вход первого элемента И и четвертый прямой вход второго элемента И соедц нены с вторым входом блока, выходы первого и второго элементов И .Являются nepBtavj и вторим выходом блока. Кроме того, генератор адреса блохщ хранения содержит группу элементов ИСКЛЮЧАВДЕЕ ИЛИ, дешифратор, коммут«и тор, причем входы группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с первым входом генератора, а первый и второ1| входы коммутатора соединены с Ьоот- , ветствуняцими разрядами второго вход гене ратора и выходом группы элемент той ИСКЛЮЧАЮВДБЕ ИЛИ соответствеино, вход дей1иФратора соединен с соответоТву1аци1ии разрядами второго входа гене ратора, управляющий вход коммутатора соединен с третгьим входом генератора« выходы коммутатора, соответствующих разрядов второго входа генератора и выходи дешифратора и группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ являются выходом генератора адреса блока хранения. Блок управления.активностью содерит группу элементов памяти, регистр, счетчик, группу элементов И, элемент

И, причем первый вход-блока соединён с адресным входом груйпы элементов памяти, выход которой соединен с вхо дом регистра, выход которого соедине с входом счетчика, выход которого содинен с входом элемента И и с первым входами группы элементов И, выход которой соединен с входом группы элементов памяти, выход элемента И явля ется выходом блока управления актив- ностью;, второй вход блока соединен с управляющими входами группы элетментов памяти и регистра, а также с вторыми инверсными входами группы элементов И.

При этом блок управления замещени ем содержит группу элементов ИЛИ, дешифратор, группу кс &1утаторов, узел приоритета, два элемента ИЛИ, причем, соответствуннцие разряды входа блока соединены с входами всех коммутаторов и с входс1ми группы элементов ИЛИ, выход которой соединен с входом дешифратора, первый выход ко торого соединен с управляющими входами коммутаторов, гагходы которых ;соединены с входами узла приоритета, соответствукяцие выходы которого соеД11нены с входами первого и второго элёментов ИЛИ соответственно, выход узла приоритета и выходы первого и второго элементов ИЛИ являются первым выходом блока управления замещением, второй выход дешифратора соединен с вторым выходом блока управления замшцения.

Блок коррекции таблицы содержит четыре элемента И и элемент ИЛИ, причем первые входы первого, второго и третьего элементов И соединены с соответствующими разрядами первого входаблока, первый вход четвертого элемента И соединен с вторым входом блока, выходы первого И четвертого элементов И соединены с входами элемента ИЛИ, выход которого и выходы второго, третьего и четвертого элементов, И являются выходом блока, третий вход блока соединен с вторьши входами первого, второго, третьего и четвертого элементов И.

Кроме того, блок формирования Физического адреса содержит коммутаторы, формирователи, элемент И, причем первый вход первого ксйувиутатора соединен с первым входом блоки, соответствуклдие разряды второго входа первого коммутатора соединены с первым и BTpjHaiM входами блок, висход/сйл , второго коммутатора и первого формирователя, вход которого соединён с второй группой входов блока, управлякяцйй вход второго коммутатора соединен с второй группой входов блока фо| 1ирЬвания фиаического адреса, входы втррого коммутатора соединены с первой группой входов блока, пер

вый выход блока соединен с выходом первого коммутатора, управляющий вход которого соединен с четвертым блока, третий вход блока соединен с входом второго формирователя и с управлярзщим входом третьего коммутатора, входы которого соединены с первой группой входов блока формирования физического адреса, второй выход блока соединен с выходами вто рого формирователя, с выходом третьего коммутатора, с втор« м входом блока, с выходсм элемента И, первый инверсный и второй прямой входы элемента И соединены шестш4 и седьмым входом блока соответственно.

Блок местного управления содер- жит линию задержки, элементы И, ИЛИ, триггеры,. причем первые прямые входы первого, второго, третьего, пятого, шестого, седьмого, восьмого И девятого элементов И, входы первого, второго и третьего элементов ИЛИ, первый вход первого триггера и соответствующие разряды третьего восьмого, десятого и одиннадцатоговыхрдов блока местного управления являются соответствующими разрядами второго входа блока местного управления, третьим входом которогоЯВЛЯЮТСЯ вторые прямые входы второго, пятого, десятого, одиннадцатого, двенадаатого, тринадцатого, четырнадцатого и пятнадцатого элементов И входы четвертого, пятого и шестого элементов ИЛИ и второй вход первого триггера, вьвсод которого соединен с вторым инверсгаям входом седыдаго элемента И и с зторам прямым входрм восьмого элемента И, выхрд первого элемента И соединен с первыми прямыми входами четвертого, двенадцатого, тринадцатого, семнадцатого, восемнадцатого, девятнадцатого.и двадцатого элементов И, выход седьмого элемента И соединен с первыми пря-, Мыми входами двадцать первого, двёшцать второгю, двадцать третьего и двадцать четвертрго элементов И, выход восьмого элемента И соединен . с первыми прямыми входс1ми одиннадцатого, шестнадцатого , двадцать пятого двадцать шестого и двадцать седьмого элементов;И j второй прямой вход десятрго элемента И соединен с выходом первого элемента ИЛИ, первый прямой вход двадцать восьмрго элемента И является первшв входом блока местного управления, четвертым входом которог является второй вход первого элемента И и третий инверсный вход второго элемента И, выходы втррого, сё «надцатого и восемнадцатого элементов И соединены с входами седьмого элемента ИЛИ, вход линии задержки соединен с выходом восьмого элемента ИЛИ, входы которого соединены с выходами второго и семнадцатого элементов И | пятым входом блока местног управления являются входы девятого и десятого элементов ИЛИ, выход дев того элемента ИЛИ соединен с четвер тым прямым входом семнадцатого э.лемента И .и с первым входом второго триггера, Выход которого соединен с третьим инверсным входом тринадцатого элемента И и с третьими прямыми входами четвертого и пятого-: элементов И, выход которого соединен с первым входом четвертого триг гера, выход которого соединен с вто рым прямым входом двадцать восьмого элемента И, выход которого соединен с третьими инверсными входами семнадцатого и девятнадцатого элементов И и с третьим прямым входом восемнадцатого элемента И, выход деся того элемента ИЛИ соединен с первым входом третьего триггера, выход которого соединен с третьим прямым входом двенадцатого элемента И, выход, четырнадцатого элемента И соединен с вторыми входами второго и третьего триггеров и с вторыми прямыми входами семнадцатого, девятнадцатого, двадцатого и двадцать первого элементов И, вторые прямые входы шестнадцатого и двадцать второго элементов И соединены с выходом пятнадцатого элемента И, выход шестого элемента ИЛИ соединен с вто рыми прямыми входалш третьего, четвертого, шестого, девятого, двадцать седьмого элементов и, выходы двадцать третьего и двадцать пятого элементов И соединены с входами оди надцатого элемента ИЛИ, выходы двад цать четвертого и двадцать шестого элементов И соединены с входами две надцатого элемента ИЛИ, выход второ го элемента ИЛИ соединен с вторым входом четвертого триггера, выход четвертого элемента ИЛИ соединен с вторым прямым входом двадцать третьего элемента И, выход пятого элемента ИЛИ соединен с вторыми прямыми входами двадцать четвертого, двадцать пятого и двадцать шестого элементов И третьи прямые входа двадцать пятого и двадцать шестого элементов И являются шестым входом блока местного управления, входы тринадцатого элемента ИЛИ соединен с выходами четвертого и девятого элементов и, выходы десятого элемента И, восьмого элемента ИЛИ, линии задержки, тринадцатого элемента И, седьмого и третьего элементов ИЛИ и шеотнадцатого элемента И являются первым, вторым/ четвертвм, шестьФ и седьлалм девятым и двенадцатым выходами, блока местного управления соответственно, выходы одиннад цатого и двенадцатого элементов И являются пятым выходом блока местног управления, выходыпервого, третьего, четвертого, шестого,,девятого, двадцатого, двадцать первого, двадцать второго и двадцать седьмого элементов И и одиннадцатого и две- ; надцатого элементов ИЛИ являются сом ответствующими разрядами восьмого выхода блока местного управления, выходы девятнадцатого элемента И и тринадцатого элемента ИЛИ являются соответствующими разрядами десятого выхода блока местного управления, выход восьмого элемента И является соответствующим разрядом, юдиннадца. того выхода блока управления. При этом узел управления занесением блока страничной таблицы содержит элементы-И и ИЛИ, причем первый и второй входы первого элемента ИЛИ соединены с выходами первого и второго элементов И, первый и второй входда второго элемента ИЛИ соединены с выходами первого и третьего элементов И, первый и второй входал третьего элемента ИЛИ соединены с выходами .второго и третьего элементов И, первый, второй и третий входы четвертого элемента ИЛИ,соединены с выходами первого, второго и четвертого элементов И, первый, второй и третий входы пятого элемента ИЛИ соединены с выходами первого, третьего и пятого элементов И, первый, второй и третий входы шестого элемента ИЛИ соединены с выходами второго, третьего и шестого элементов И, первый и второй . седьмого элемента ИЛИ соединены с вь1ходами седьмого и восьмого элементов И, первый и второй входы восьмого элемента ИЛИ соединены с выходами девятого и десятого элементов И, первый вход узла управления соединен с первыми прямыми входами первого, второго, восьмого и десятого элементов И, второй вход узла соединен с вторыми инверсными входами первого и восьмого элементов И и с ВТО1ЯЛМИ прямыми входами второго и десятого элементов И, седьмой вход узла управления соединен с первым прямым входом третьего элемента И, пятый вход узла управления coe-t динен с первым пряюам входом четвертого элемента И, восьмой вход узла соединен с вторыми прямыми входами четвертого, пятого и шестого элементов И, четвертый вход узла соединен с первым инверсным входом пятого элемента И и с первым прямым входом шестого элемента И, третий вход узла соединен с первыми прямыМи входами седьмого и девятого элементов И, соответствукмщие разряды шестого входа узла соединены с вторыми прямлми входами седьмого и девятого элементов И соответственно, управляющий вход узла соединен с третьими прямыми входами первого, второго, четвертого. пятого, mecTord, седьмого, восьмого девятого и десятого эл ементов И, с .вторым прямым входом третьего эле мента И и с первым входом п-ервого элемента ИЛИ, третьими входа ли седь мого и восьмФго элементов ИЛИ, вы-, ходы элементов ИЛИ и первого, второ элементов И являются выходом узла управления занесением. На фиг.1 приведена структурная схема устройства управления виртуал ной памятью; на фиг.2 - функциональ ная схема блока преобразования адре са/ на фиг.З - то же, блока хранения страничной таблицы; на фиг.4 то же, блока сравнения,- на фиг.З то же, генератора адреса блока хранения; на фиг.6 - то же, блока управления активностью на фиг. 7 - то же, блока управления замещением/ . на фиг.8 - то же, блока коррекции таблицы, на фиг. 9 - то же, блока формирования физического адреса; на фиг. 10 - то же, блока местного управленияi на фиг.11 - то же, узла управления занесением блока хранения страничной таблии -г; на фиг. 12 диаграмма синхросигнайов/ на фиг.13 функциональная схема третьего коммутатора блока хранения страничной таблицы, на фиг.14 - то же, элемент памяти, на фиг. 15 - то же, элемента сравнения, на фиг.16 - Td же, узла приоритета; на фиг.17 - то же формирователя. Устройство управления виртуальной памятью (фиг.1) содержит регист логического адреса 1, регистр.физического адреса 2, управляющий регис 3, регистр общего назначения 4, буферный регистр 5, элемент сравнения б, блоки сравнения 7, блок местного управления 8, блоки хранения страничной таблицы 9, генератор адреса блока хранения 10, блок формирования физического адреса 11, блок преобразования адреса 12, блок управления замещением 13, блок управления активностью 14, блок корре ции таблигда 15, регистр замещаемой ст аницы 16, регистр флажков 17,вход 18 адреса устройства, управляющий , вход 19 устройства, синхровход 20 устройства, вход Слово состояния программы 21, вход 22 Код операци оперативной памяти, выход Прерыва ние 23,.первый управляквдий выход 2 устройства, второй управляющий выхо 25 устройства, адресныйвыход 26 устройства, входы 27-32 и выходы 33 44 блока местного управления. Блок преобразования адреса 12 (фиг.2) содержит вычитатель 45, группу элементов И 46, элемент ИЛИ-НЕ 47, первый вход блока, состо щий из 3-х групп разрядов 48-50, вт рой вход блока, состоящий из 3-х групп разрядов 51-53, --выход 54 груп ,пы элементов И 46, выход 55 элемента ИЛИ-НЕ 47. Блок хранения страничной таблицы 9 (фиг.З содержит группы.элементов памяти 56-69, регистры 70-74, дешифраторы 75 и 76,элемент сравнения 77, узел управления занесением 78, коммутаторы 79-81. элементы И 82-90 выходы 91-93 блока 9. Блок сравнения 7 (фиг.4) содержит элемент сравнения 94, элементы И 95 и 96, выходы 97-98 соответственно. Генератор адреса блока хранения 10 (фиг.5) содержит группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 99, коммутатор 100, дешифратор 101, выходы 102-104 коммутатора 100, разрядов группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 99, дешифратора 101 соответственно, выходы 105-108 младшей группы разрядов регистра общего назначения 4. Блок управления активностью 14 (фиг.6) содержит группу элементов памяти 109, регистр 110, счетчик 111, группу элементов И 112, элемент И 113, Блок управления замещением 13 (фиг.7) содержит элементы ИЛИ 114 и 115, дешифратор 116, коммутаторы 117, узел приоритета 118, группу элементов ИЛИ 119, выходы 120-121 элементов ИЛИ 114 и 115, выход 122 узла приоритета 118. Блок коррекции таблицы 15 (фиг.87 содержит элементы И 123-126, элемент ИЛИ 127, выход 128 элемента ИЛИ 127, выходы 129-131 элементов И 124-126 соответственно. Блок формирования физического адреса 11 (фиг.9р содержит коммутаторы 132-134, формирователи 135-136, элемент И 137. Блок местного управления 8 (фиг.Ю). содержит линИю задержки 138, элементы И 139-166, элементы ИЛИ 167-179, триггеры 180-183. Узел управления занесением 78 (фиг.11) содержит элементы И 184-193, элементы ИЛИ 194-201. Коммутатор 81 (фиг.13) содержит элементы И 202-205, элементы ИЛИ 206. и 207. Элемент памяти (фиг.14) групп элементов памяти 56-59 блоков 9 и группы элементов памяти 109 блока 14 содержит дешифратор адреса 208, информационный регистр 209, группу элементов И 210, коммутатор 211. Элемент сравнения (фиг.15) содержит элемент ИЛИ-НЕ 212 и элементы ИСКЛЮЧАЩЕЕ ИЛИ 213. . Узел приоритета 118 (фиг.16) содержит элементы И 214, элементы ИЛИ 215, элементы И 216. Формирователи 135-136 (фиг.17) содержат элементы ИЛИ 217 (предпола гается, что устройство управления виртуальной памятью содержит восемь блоков страничной таблицы 9 и восем блоков сравнения 1), В устройстве управления виргтуаль ной памятью (фиг.1) вход 18 адреса устройства соединен с входом регист ра логического адреса 1, выход которого соединен с первыми входами блока преобразования адреса 12 и эл мента сравнения бис входом буферного регистра 5, выход которого сое динен с вторым входом элемента срав нения 6, выход которого соединен с входом 27 блока местного управления, входы 28, 29 которого соединены с управляюидим входом 19 устройства, с синхровходом 20 устройства, с входом 21 Слово состояния программы, с выходами блоков срав-нения 7 и с первым выходом блока уп равления замещением 13 соответственно/ выход управляющего регистра соединен с вторым входом блока преобразования адреса 12, выход которого соединен с первыми входами бло ков хранения страничной таблицы 9. блоков сравнения , блока формирования физического адреса 11 и генер тора адреса блока хранения 10, выход которого соединен с вторыми вхо дами блоков хранения страничной таб ли,цы 9 и блока формирования физичес кого адреса 11 и с входом блока управления активностью 14, выход кото рого соединен с третьими входами ка дого из блоков хранения страничной таблицы 9, первые выходы каждого из которых соединены с третьим входом блока формирования физического адреса 11, четвертый вход которого соединен с выходами каждого из блоков сравнения 7, которые соединены также с четвертыми входами соответствующих блоков хранения страничной таблицы 9, второй выход каждого из которых соединен с вторым входом , соответствующего блока сравнения 7, третьи выходы блоков хранения стра ничной таблицы 9 соединены с первым вхбдом блока управления замещением 13,-первый выход которого соединен с пятыми входами кахшого из блоков хранения страничной таблицы 9/ шестой вход каждого из которых соединен с выходом блока коррекции таблицы 15, первый и второй входы которого соединены соответственно с выхрдом старших разрядов регистра общего назначения 4 и с вторым вы-J ходом блока управления замещением 1 второй и первый выходы которого соединены соответственно с входом регистра флажков 17 и с пятым входо блока формирования физического адре 11, шестой вход которого соединен ,с входом 21 Слово состояния програ мы , первый и второй выходы блора . формирования физического адреса 11 соединены соответственно с входами регистра физического адреса 2 и регистра замещаемой страницы 16, второй вход генератора адреса блока хранения 10 соединен с выходами младших разрядов регистра общего назначения 4, вход 22 Код операции оперативной памяти соединен с седьмыми входами блоков хранения страничной таблицы 9, выходы 33-36, 44, 40-43, 37-39 блока местного управления 8 соединены соответственно с управляющими входами регистров 1,2,3/ 5,16,17 блоков хранения страничной таблицы 9, генератора адреса блока хранения 10, блока управления активностью 14, блока коррекции таблищл 15, с выходом 23 Прерывание, с первым управляющим выходом 24 устройства и с вторым управляющим выхОдом 25 устройства, адресный выход 26 устройства соединен с выхрдом регистра физического адреса 2. В блоке преобразования адреса 12 (фиг.2 вход 51 от управляю11его регистра 3 и вход 48 от регистра логического адреса 1 соединены с входами уменьшаемого и вычитаемого вычитателя 45 соответственно, выход знакового разряда вычитателя 45 соединен с вь ходом 53 управляющего регистра 3 выход 52 которого соединен с входами элемента ШШ-НБ 47, выход 55 которого, выход 52 управляющего регистра 3, выход 54 группы элементов Ис46 и выходы 48-50 регистра логического адреса 1 являются выходом блока преобразования адреса 12. В блоке хранения страничной таблицы 9 (фиг.З) входы 52, 54 и входы 48, 49 от блока преобразования, адреса 12 соединены с входами группы элементов памяти 56 и 57 соответственно/ выходы 52,54 и выход 55 блока 12 соединены с входом элемента сравнения 77 и с первым прямым вхой дом элемента И 82 соответственно, второй и третий прямые входы элемента И 82 соединены с выходами групп элементов памяти 60 и -61,- входы 10208 от генератора адреса блока хра.нения 10 соединены с входами групп элементов памяти 58,68 и 69, с первым и вторым входами коммутатора- 79, с адресными входами групп элементов памяти 56-69 и с первым и вторым входами узла управления занесением 7В, выход которого соединен с управляющими входами групп элементов памяти 56-69, адресные входы трупп элементов памяти 56-61 соединены с выходом коммутатора 79, третий и четвертый входы которого соединены с выходами групп элементов -памяти 68 и 69 соответственно, входы 131,129,130 и 128 от блока соррекции таблицы. 15

соединены с третьим входом узла управления занесением 78 и с входами групп элементов памяти 60,61, 66.и 67 соответственно, входа групп элементов памяти 62,64 и 66,а вход pes гистра 71 соединен с выходами групп элементов памяти 63,65 и 67 , выходы 91 групп элементов памяти 56-58 соединены с третьим входом блока формирования физического адреса 11, выход группы элементов памяти 58 соединен с управляющими входами ксммутато- ров 80-81 и с четвертым входом узла управления .занесением 78, пятьой, шестой, седьмой, и восьмой входы . которого соединены с входом 22 Код операции оперативной памяти, с выходом блока управления замещением 13, с выходом блока управления ак-. тивностью 13 и с выходом регистра 72 соответственно/ выход группы элементов памяти 56 соеду нен с вторым входом элемента сравнения 77, вход которого и выходы rpiynn элементов памйти 57,61 и коммутатора 80 являются выходом 92 блока 9, соеди- ненным с вторым входом соответствую щегоблока сравнения7 выходы групп элементов памяти 64 и 65 соединены с первым и вторым входами коммутатора 81 соответственно, выходы групп элементов памяти 66 и 67 соединены с nepBbiM и вторым входами коммутатора 80 соо.тветственно, выход 97 элемента И 95 блока сравнения 7 соединен с пходогА регистра 72, выход которого соединен с первым прямым входом элемента И 83, выход которого соединен с входами групп элементов , памяти 62 и 63., первые -и вторые инверсные входы элемента И 84 соединены с выходами элемента И 82 .и группы элементов памяти 61, первые, вторые и третьи инверсные входы элементов И 85, 86 соединены с выходами элемента И 82, элемента сравнения 77 и коммутатора 80 соответственно,, первые, вторые и третьи инверсдаае входы элементов И 8790 соединены с выходами элемента-j И 82, группы элементов 60 и коммутатора 80 соответственно, четвертые инверсные входы элементов И 85, 87 и 89 и четвертые прямые входы элементо.в И 86, 88, 90 соеди.нены с выходом группы элементов памяти 5S, пятые прямые входы элементов И 87-88 и пятые прямые входы элементов И 89-90 соединены с вы- . ходами старших и младших разрядов коммутатора 81 соответственно, выходы элементов И соединены с входами регистров 73-74, выходы 93 которых соединены с входом блока управления замещением 13, выход 40 блока местного управления 8 соединен с управляквдими входами дешифраторов 75 и76, pei iCTpOB 70-74, узла управления занесением 78, коммутатора 79, с входом группы элементов памяти 59 .и с вторым прямым входом элемента И 83.

В блоке сравнения 7 ((фиг. 4; входы элемента сравнения 94 соединены с выходами 48 и 49 блока преобразования адреса 12 и с выходом группы элементов памяти 57, соответствующе го блока хранения страничной таблищл 9, первые, вторые и Третьи прямые входы элементов И 95 и 96 соединены с выходом элемента сравнения 94 и с выходами элемента сравнения 77 и группы элементов памяти 61 соответствующего блока хранения , страничной таблицы 9 соответственно выход коммутатора 80 соответствующего блока хранения страничной табли1 ;ы 9 соединен с четвертым инверсным входом элемента И 95 и и с четвертым прям1 4 входом элемент И 96, выходы 97 и 98 элементов И 95 и 96 являются выходом блока 7.

В генераторе адреса блока хранения 10 фиг.5) входы группы.элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 99 соединены с выходами 52, 54,48 и 49 блока пробразования адреса 12, первый и второй входы ко1 татора 100 соединены с выходом 107 регистра общего назначения 4 и с выходом старших разрядов группы элементов ИСКЛЮЧАЩЕЕ ИЛ

99соответственно, вход дешифратора 101 соединен с выходом 106 регистра общего .назначения 4, управлякадий вход коммутатора 100 соединен с выходом 41 блока местного управления 8, выход 102 коммутатора 100, выходы 104 дешифратора 101, выход 1.03 группы элементов ИСКЛЮЧАЩЕЕ ИЛИ 99 и BbixojiffJ 105 и 108 регистра общего назначения 4 являются выходом генератора адреса блока хранения 10.

В блоке управления активностью 1.4 (фиг.6.) выход 102 коммутатора

100генератора адреса блока хранения 10 соединен с адресным входом г|5уппы элементов памяти 109, выход которой соеддинен с входом регистра 110, выход которого соединен с входом счетчика 111, выход которого соединен с входом элемента И 113

и с первыми входами группы-элемен--тов и 112, выход которой соединен с входом группы элементов памяти 109, выход элемента И 113 является выходом блока 14, выходы 42(a,(J,. блока местного управления 8 соединены с управляющими входами группы элементов памяти 109 и регистра 110 а также с вторыми инверсныг и входам группы элементов И 1-12. .

В блоке управления замещением 13 { фиг.7) выходы 93 каждого блока хранения страничной таблицы 9 соединен

с входами коммутаторов117 и с вхо дами группы элементов ИЛИ 119, выход которой соединен с входом дешифратора 116, первый выход которого соединен с управляющими входами коммутаторов 117, выходы которых соединены с входами узла приоритета 118, соответствующие выходы 122 которого соединены с входами элементов ИЛИ 114-115, выходы 122 узла приоритета 118 и выходы 120-121 элементов ИЛИ 114-115 являются первым выходом блока 13, второй внкод дешифратора 116 соединен с входом регистра флажков 1 и с вторым входом блока коррекции талицы 15.

В блоке коррекции таблицы 15( фиг. 8 первые входыэлементов И 123-125 соединены с выходом соответствующих раз рядов регистра общего назначения 4, первый вход элемента И 126 соединен с вторым выходом блока управления замещением 13, выходы элементов И 12 126 соединены с входами элемента ИЛИ 127, выход 128 которого и выходы 129-131 соответствейно элементов И 124-126 являются выходом блока 15 выходы 43 (о-,6, В) блока местного управления 8 соединены с вторьоми входами элементов И 123-126.

В блоке формирования физического адреса 11 (фиг.9) первый вход коммутатора 132 соед:1инен с выходами 4850 блока преобразования адреса 12, соответствующие разряды второго входа коммутатора 132 соединены с выходом 50 блока преобразования адреса 12, с выходом коммутатора 133., с выходом 102 генератора адреса блока хранения 10 и с выходом формирователя 135, вход которого и управляющий

вход коммутатора 133 соединены с выходами 97 элe 1eнтoв 95 каждого из блоков сравнения 7, входы коммутато,ра 133 соединены с выходами группы

элементов памяти 58 каждого из блоков хранения страничной таблицы 9, вход регистра физического адреса 2 соединен с выходом коммутатора 132, управляющий вход которого соединен с соответствующим разрядом входа 21 : Слово состояния программы, выход 122(5 узла приоритета 118 блока управления замещением 13 соединен с входом формирователя 136 и с управляющим входом коммутатора 134, входы которого соединены с выходами групп элементов памяти 56-57 каждого из блоков 9, вход регистра замещаемой страницы 16 соединен с выходом формирователя 136, с выводом 102 генератора адреса блока хранения 10/

:с выходом элемента И 137 и с BHIXOдом коммутатора 134, инверсный и второй прямой входы элемента И 137 соединены с выходами 120 и 121 блока 13 соответственно.

В блоке местного управления 8 (фиг.10 первые прямые входы элементов И 139-141., 143-147, входы злеме-нтов ИЛИ 167-169, первый .вход триггера 180 и соответствующие раз-ряды выходов 35, 40,42,43 блока 8 являются соответствующими разрядами входа 28 блока 8, йходом 29 которого являются вторые прямые входы элементов И 140, 143, 148-153, входы элементов ИЛИ 170-172 и второй вход триггера 180, выход которого соединен с вторым инверсным входом элемента И 145 и с вторым прямым входом элемента И 146, выход элемента И 139 соединен с первыми прямыми входами элементов И 142, 150, 151, 155-158, выход элемента И 145 соединен с первыми прямыми входами элементов И 159-162, выход элемента И 146 соединен с .первыми прямыми входами элементов И 149, 154, 163-165, второй прямой вход элемента И 148 соединен/с выходом элемента ИЛИ 167 первый прямой вход элемента И 166 является входом 27 блока 8, входом 30 которого являются второй прямой вход элемента И 139 и третий инверсный вход элемента И 140, выходы элементов И 140, 155, 156 соединены с входами элемента ИЛИ 173, вход линии задержки 136 соединен с выходом элемента ИЛИ 174, входы которого соединены с выходагли элементов И 140, 155, входом 31 блока 8 являются входы элементов ИЛИ 175-176, выход элемента ИЛИ 175 соединен с четвертым прямым входом элемента И 155 и с первым входом триггера 181, выход которого соединен с третьим инверсным входом элемента И 151 и с третьими прямыми входами элементов И 142, 143, выход элемента И 143 соединен с первым входом триггера 18 выход которого соединен с вторым прямым входом элемента И 166i выход которого соединен с третьими инверсными входами элементов И 155, 15 и с третьим прямым входом элемента И 156, выход элемента ИЛИ 176 соединен с первым входом триггера 182, выход которого соединен с третьим прямым входом элемента И 150, выход элемента И 152 соединен с вторыми входами-триггеров 181-182 и с вторыми прямыми входами элементов И 155 157-159, вторые прямые входы элементов И 154, 160 соединены с выходом элемента И 153, выход элемента ИЛИ 172 соединен с вторыми прямыми входами элементов И 141, 142, 144, 147 и 165, выходы элементов И 161, 163 соединенны с входами элемента ИЛИ 172 выходы элементов И 162, 164 соединены с входами элемента ИЛИ 178, выход элемента ИЛИ 168 соединен с вторым входом триггера 183, выход элемента ИЛИ 170 соединен с вторыми прямыми входами элемента И 161, выходы элемента ИЛИ 171 соедине.ны с вторыми прямыми входами элементов И 162-164, третьи прямые входы элем ТОЙ И 163, 164 являются входом 32 блока 8, входы элемента ИЛИ 179 сое динены с выходами элементов И 142, 147, выходы элемента И 148, элемента ИЛИ 174, линии задержки 138, эле мента И 151, элементов ИЛИ 173, 169 и элемента И 154 являются выходами 33,34,36,38,39,41 и 44 блока В соот ветстяенно, выходы элементовИ 149-1 являются выходом 37 блока 8, выходы элементов И 139, 141, 142, 144, 147 158-161,.165 и элементов ИЛИ 177-17 являются соответствующими разрядами выхода40 блока 8, выходы элемента И 157 и .элемента ИЛИ .179 являются соответствующими разрядами выхода- 4 блока 8, выход элемента И 146 является соответствующим разрядом выхода 43.блока 8. . В узле управления занесением 78 (.фиг. 11) входы, элементаИЛИ 194 сое динены с выходами элементов И , 185, Bxoj элемента ИЛИ 195 соединены с выходами элементов И 184, 186, входы элемента ИЛИ 1-96 соединены с выходами элементов И 185, 186, входы элементов ИЛИ 193 соединены с выходами элементов И 184, 185 и 1 входы элемента ИЛИ 198. соединены с выходами элементов И 184, 186 и 188 входы элемента ИЛИ 199. соединены с выходами элементов И 185, 186, 189, входы элемента ИЛИ 200 соединены с выходами элементов И 190, 192, входы элемента ИЛИ 201 соединены с выходами элементов И 191, 193, выход 104 соответствующего(Разряда дешифратора 101 генератора адреса блока хранения 10 соединен-.;с первыми прямы ми входами элементов И 184, 185, 19 и193, выход 108 генератора адреса блока хранения 10 соединен с вторим инверсными входами элементов и 184, 192 и с вторлми прямыми входами элементбв И 185, 193, выход блока упргвления активностью 14 соединен с первым прямым входом элемента И 186 вход 22 Код- операции оперативной памяти соединен с первым прямым вхо дом элемента И 187, выход регистра 72 блока 9 соединен с вторыми прямыми входами элементов И 187-189, выход группы элементов пймяти 58 блока 9 соеди.нен с первым инверсным входом элемента И 188 и с первым прямым вхр дом элемента и 189, выход 131 элемента И 126 блока коррекции таблицы 15 соединен с первыкш прямыми входами элементов И 190, 191, выходы 120 и 121 элементов ИЛИ 114 и 11 блока 13 соединены с вторыми прямыми входами элементов и 190, 191 соответственно, соответствующие разр5ады выхода 40 лока 8 соединены с третьи ми прямыми входами элементов И 184, 185, 187-193, с вторым-т прямым входом элемента И 186 и с входами элементов ИЛИ 194, 200, 201, выходы элементов ИЛИ 194-201 и элементов . И 184-185 являются выходом узла уп-. равления(занесением 78. Устройство управления виртуальной памятью предназначено для обеспечения преобразования виртуальных . адресов в физические адреса оперативной памяти, а также обеспечивает опре деление свободной страницы в оперативной памяти иди замещаемой страницы. если в оперативной памяти свободных страниц не найдено. Устройство управления виртуальной памятью предназначено для работы в вычислительной системе, управляемой операционными системами, обеспечиваквдими одиночную и.множественную виртуальную память, а также под управлением операционной системы, реализуютдей работу виртуальных машин. Дпя обеспечения этих возможностей в управляпющем регистре 3 хранятся следующие системные параметры: 1.Величина, определяющая число ,. сегментов оперативной памяти ,о1;веденное для области ядра операционной системы, обеспечивающей множественную виртуальную память ( поступает с-.:выхода 51 управляющего регистра з 2.Номер виртуальной машины, работакидей в данный момент Времени (поступает с выхода 52 управляющего регистра 3). .. - . 3.Номер множественной виртуальной памяти, которая реализуется в данный момент времени (поступает с выхода 53 управляющего регистра з) Номер множественной виртуальной памяти и размер ядра операционной системы заносятся в управляющий регистр 3 операционной;системой,реалй- зукяцей множественную виртуальную память. Если операционная система не реализует множественную виртуальную память, то эти разряды управляющего регистра 3 обнулены. Номер виртуальной машины помещается в управляющий регистр 3 операционной систе- мой, реализующей ЭТУ возможность. Если вычислительная система работает под управлением операционной систеглл, не peaлизs ющeй виртуальные машины, то эти разряды управлякячего региЬтра 3 обнулены и игнорируются. При работе с операционной системой, реализуницей виртуальные матины, загруггка управляющего регистра 3 осуществляется только под ее управлением. Управлянлпий регистр 3 реализован на 1 -триггерах. Регистр логического адреса 1, управляющий регистр 3 и блок преобра- эования адреса 12 предназначены дли формирования полного виртуального .адреса, который учитывает номер множественной виртуальной памяти и номер реализуемой в данный момент .виртуальной машины. Полный виртуаль ный адрес образуется как совокупност номера виртуальной машиныг номер мно жествённоя виртуальной памяти, которые находятся в управляющем регистре 3, и номеров сегментаV страницы и смещения, которые находятся в регистре логического адреса.1. Номер сегмента, номер страницы и смещение поступают с выходов 48-50 регистра логического.адреса 1 соответственно . Для динамической переадресации значение смещения, находящееся в регист ре логического адреса 1, Не используется. При работе с множественной BHpTy альной памятью область -ядра операцио нoйcиcтйvttjr пepeнocитcя в каждую виртуальную память. Для того, чтобы иметь только одну копию ядра операционной системы в оперативной памяти используются вычитатель 45 и группа элементов И 46. Ядро такой операцион ной системы в оперативной памяти ото ражается на виртуальную память с номе ром нуль. С помощью вычитателя 4 5 сравнивается номер сегмента, находя щийся в регистре логического адреса 1, со 3 начением величины ядра опера ционной системы, находясдймся в управ ляющем регистре 3. Если номер сегмента, находящийся в регистре логического адреса 1 больше, чем число, указывающее размер ядра операционной системы, тоэто Показывает что обращение производится не к ядру операционной системы. Поэтому вычита тель 45 открывает элементы И группы 46 и в формировании физического адреса участвует номер мнсйсественной виртуальной памяти. Если номер Сегмента, находящийся в регистре логического адреса 1 равен или меньше, чем число, указывающее ядро операционной системы, то это указывает, что обращение производится к ядру one-. рационной системы.Поэтому вычитетель45 закрывает элементы И группы 46 и в формировании физического адреса участвует множественная виртуальная память с номером нуль. При работе с операционной систеМой, обеспечивающей Несколько вирту.альных машин, возникающие прерывания первоначально обрабатываются этой операционной системой, работающей в виртуальной машине с номером Нуль (что определяется элементом ИЛИ-НЕ 47 ). Такая операционная систеч ма, прежде чем начать обработку прерывания, перезагружает управл55ющий регистр 3 для того, чтобы с помседью динамической переадресации отобразить свое собственное ядро (обнуляет управляющий регистр 3. Поэтому при работе с операционной системой-, управляющей несколькими виртуальными машинами, автоматического управления для единственного отображения своего ядра в оперативной памяти не требуется. Страницы оперативной памяти, закрепленные за виртуальной машиной с номером нуль, где размещено ядро операционной системы, во время работы вычислительной системы из оперативной памяти не удаляются. Регистр логического адреса 1 реализован на D-триггерах, вычитатель 45 комбинационного типа со .сквозным или параллельным распространением заема. Блоки хранения страничной таблицы 9 предназначены для хранения странично } таблицы и обеспечивают возможность для еб модификации. Каждый из блоков хранения страничной таблицы 9 содержит часть этой таблицы. Все блоки хранения страничной таблищл 9 содержатполную страничную таблицу. Страничная таблица состоит из двух частей. В перйой части страничной таблицы число строк равно удвоенному числу страниц, которые можно расположить в оперативной памяти. Эта часть страничной таблицы заполняется только наполовину. Здесь каждая строка описывает единственную страницу оперативной памяти. В этих строках страничной таблицы находится следующая информация: 1.Номер виртуальной машины и виртуальной памяти (хранятся в группе элементов памяти 56) . 2.Номер сегмента и номер страницы (хранятся в группе элементов памяТЙ 57. Номер виртуальной ,виртуальной памяти, сегмента и страницы указывает ромер виртуальной страницы в вычислительной системе. 3.Би, определяющий физических адрес (хранится в группе элементов памяти 58). Если бит установлен, то виртуальная страница находится в оперативной памяти по адресу с нечетным номером, если бит не установлен, 1О виртуальная страница находится в оперативной памяти по адресу с четным номером. 4.Бит изменения (хранится в группе элементов памяти 59. Бит изменения устанавливается в режиме переадресации, если обращение к данной странице производится для записи в нее информации. 5.Бит-указатель запрещения удаления ,( хранится в группе элементов памяти 60). Та страница, для которой установлен этот бит, не подлежит удалению из оперативной памяти во. время виртуальной машины, использукадей эту страницу. Страни цы оперативной памяти, для которых установлен этот бит и с которыми работает виртуальная машина с номером нуль, из оперативной памяти не /удаляются 6. Бит-указатель действительности строки страничной таблицы .{ хранит ся в группе элементов памяти 61). Если бит не установлен, то эта строка страничной таблицы считается свободной. . Во второй части страничной таблицы каждая заполненная строка описы вает пару физических страниц, отлича ющимися младшим разряде адреса. В этих строках страничной таблицы находится следующая информация; ., 1.Бит обращения ( физический страниц с четным адресом хранится в группе элементов памят 62, для физических страниц с нечетным адресо в группе элементов памяти 63). Бит обращения устанавливается и режиме переадресации при кащюм обращении к этой странице.: 2.Биты активности, определяющие .частоту использования страницы во . время ее нахождения в оперативной памяти (для фйзическизе страниц с четным адресом хранятся в группе эле ментов памяти 64, дляфизических страниц с не.четным адрессян - в группе элементов памяти . Биты активности включают бит сред ней активности с бит низкой актив ности X . Если Страница используется часто, то биты Хр и Уц не ycTaiновлекы. Если страница используется менее .часто, то уста навли вавтся бит Xg . Если страница используется редко, то устанавливается бит ц. . При загрузке страницы в оперативйую память устанавливается ее высокая активность, так как после загруз ки страницы к ней обязательно будет обращение. Биты активности корректир ютс черезпромежутки времени, оНреЛ еляемые блоком управления активностью 14, Такая коррекция битов актив йости позволяет получить страничн ае. множества часто используемых страниц менее часто используемых страниц и редко используемых страниц. С rtoMOщью этих трех страничных множеств и бита изменения реализуется алгорит удаления страниц, описанный ниже. 3.Бит-указатель ожидания вводавывода, определяющий, что данная стр ница находится в оперативной памяти г нопв настоящее время используемся в операциях, связанных с вводом-вы1 водом информации для физическиjf .. страниц с четным адресом хранится в группе элементов памяти 66, для физических страниц с нечетным адресом - в группе элементов памяти 67Р « При установке этого бита данная физическая страница оперативной памяти недоступна для переадресации и удаления до тех пор, пока полностью не закончатся операции вводавывода, использующие эту страницу, и не будет сброшен бит-указатель. 4. Биты, определяющие значения двух младших адресов расстановки, которые используются для адресации . строки в первой части страничной таблицы, которой соответствует данная физическая страница для физических страниц с четным адресом хранятся в группе элементов памяти 68, для Физических страниц с нечетным адресом - в группе элементов памяти 69). С помощью этих битов определяется виртуальный адрес, физической страницы. , Страничная таблица построена так, что каждой группе из четырез строк в ее первой части соответствует одна строка во второй ее части, где описываются две соседние физические страницы.. Выборка бита ожидания ввода-вывода и битов активности, описывающих требуемую физическую страницу, осуществляется коммутаторами 80 и 81 соответственно. Причем коммутаторы 81 кроме того дешифрир уются биты активности. хранящиеся в группах элемец тов памяти 64 и 65, значения.которых используются при формировании условий удаления физической страницы из оперативной памяти. , В коммутаторе 81 ( фиг. 13) первые инверсные входов элементов И 202, 20 и первые прямые входы элементов) И 204, :205 соединены с выходом группы элементов памяти 58, второй прямой вход элемента И 202 и второй инверсный вход элемента И 203 соединены с выходом разряда, описывающим страницу средней активности из группы элементов памяти 64, третий инверсный выход элемента И 202 и третий ; Прямой выход элемента И 203 соединены с выходом разряда,.описывающим страницу низкой активности из группы элементов памяти 64, второй прямой вход элемента И 204 и второй ИНверСиый вход элемента, И 205 соединены с выходом разряда, описывающим страницу средней активности из группы элементов памяти 65, третий инверсный вход элемента И 204 и третий прямой вход элемента И 205 соединены с вьосодсж разряда, описывающим с1 аницу низкой активности из груп- , ы элементов памяти;65,выходы элемен- roB И 202 и 204 соединены с входом i элемента ИЛИ 206, выход которого соединен с прямыми входами элементов И 87,88 блока 9, выходы элементов И 203, 205 соединены с входами элемента ИЛИ 207, выход которого соединен с прямыми входами элементов И 89,90 блока 9. Если в режиме переадресации определяется, что требуемой виртуальной страницы н,ет в оперативной памяти, то производится определение адреса свободной физической страницы или, если свободной страницы нет, адреса физической страницы, которая будет замещаться. В каждом блоке хранения страничной .таблицы 9 определяются свободная страница или условия замещения страниц с помощью элементов И 84-90 со следующим приоритетом замещения: свободная страница, страница не изменялась и принадлежит неработающей в данный момент виртуальной маишне; страница изменялась, но принадлег ит неработающей в данный момент виртуальной машине; страница не изменялась и использовалась редко в работающей в данный момент виртуальной машине/ страница изменялась, но использовалась редко в работающей в данный момент виртуальной машине} страница не изменялась, но йспользовалась не часто в работающей в дан ныймомент виртуальной машине; страница изменялась, но использовалась не часто в работающей в данный момент виртуальной машине. : Страницы, используемые в работающей виртуальной машине часто, а также страницы, помеченные как ожидающие окончания ввода-вывода, и страницы/ удаление которых запрещено в виртуальной машине с номером нуль, удалению из оперативной памяти не подлежат. Страницы, удаление которых запрещено, но относящееся к виртуаль ным машинам с ненулевым .номером, подлежат удалению из оперативной намяти, если виртуальная маетна.,, к которой относятся эти страницы, в данный момент не работает Условияудаления хранятся в регистрах 73 . и 74, Условия коррекции битов активноети Формируются дешифраторами .75, 76 и корректируются динамически пО сигналу с выхода блока управления активностью 14. Если бит обращения равен нулю, то устанавливается бит более низкой активности или устанавливается бит редкого использования страницы, если он уже был установлен. Если бит обращения равен единице, то устанавливается бит самой высокой активности страницы. После око чания корректировки битов активности бит обращения устанавливается в нуль При загрузке страницы в оперативную память устанавливается бит самой высокой активности. Бели страница оперативной памяти используется в операциях ввода-вывода, то ее биты активк/ ности не корректируются. Бит самой высокой активности не используется, так как активные страницы не удаляются из оперативной памяти. Вит невысокой активности Х устанавливается в соответствии со следующим логическим выражением: Бит самой низкой активности Хц устанавливается в соответствии со следующим логическим выражением: c)Hv; Д ььл ) А АХвбЯ,. гдеХс,Хц - значения на соответствующем выходе дешифратора 75 , . . (или 16) ; О с - значение бита обращения, битов активности и бита ожидания ввода-вывода соответственно, поступающих с выходов групп элементов памяти 62,64,66 (или 63, 65,67 на вход регистра 70 (ИЛИ 71J . Адр - управляющий сигнал с выхода 40 - блока местного управления 8, Дешифраторы 75 и 76 реализованы в соответствий с приведенными логическими выражениями. Регистры 70 и 71 реализованы на D-триггерах. С помощью элемента сравнения 77 сравниваются части виртуальных адресов, поступающих с выходов 52 и 54 блoкa преобразования адреса 12 и с выхода группы элементов памяти.56. Блок управления активностью 14 предназначен для отсчета временных интервалов , и выдачи сигнала коррекции битЬв активности в страничной таблице. Временные интервалы определяются заданным числом страничных переключений. Временные интервалы отсчитываются для каждого подмножест-за страниц. Число подмножеств страниц определяется тем количеством страниц, страничная таблица для котогялх располагается в одном блоке страничной таблицы 9. Подмножества страниц образуют страницы, вторая часть страничной таблицы для которых располагается по одним и тем же адресам в каждом блоке страничной таблицы 9. Текущее значение количества страничных переключений для каждогоподмножества страниц хранится в группе элементов памяти 109 и динамически модифицируется с помощью счетчика 111 во время выполнения переадресации при обращении к оперативной памяти.

Сигнал коррекции форхиируется элементом И Из ПРИ дос ижении конца временного интервала.

Регистр 110 реализован на D -тригj герах, счетчик 111 - суммирующий счетчик комбинационного ттдпа со сквоз- 5 ным или парсшлельным распространением переноса.

В каждом разряде группы элементов памяти 56-69 блока страничной таблицы 9 и группы элементов памяти 109 Ю блока управления активностью 14 содержится элемент памяти с дечлифратором адреса.

,- В элементе памяти (фиг.1 выход дешифратора адреса 208 соединен с 15 управляющими входами группы элементов И 210 и коммутатора 211, вход кото- рого соединен с выходом информациони ного регистра 209, вход которого являеТся информационньом входом эле- 20 мента памяти, управляющий вход информационного регистра 209 соединен с выходом группы элементов И 210, вход которой является управляющим входом элементапамяти, входдёшифра-75 TOpa 208 является адресным входом ,Ьлемента памяти, выходом которого является выход коммутатора 211.

При обращении к элементу памяти на его адресный вход подается не- обходимый адрес. Этот адрес дешифри- руется дешифратором 208, который выбирает один из элементов И группы элементов И 210 и коммутатора 211, При чтении информации на управляющий вход элемента памяти подается 5 потенциал логического нуля, который, управляя элементами И группы элементов И 210, блокирует запись информации в регистр 209, а значение выбранного дешифратором 208 с помощью 40 коммутатора 211 разряда регистра 209 поступает на выход элемента памяти ПРИ записи входная информация с информационного входа элемента памяти поступает на все входы инфор- 45 мационного регистра 209. Требуемый разряд регистра 209 выбирается дешифратором 20-8 путем выбора одного элемента И из группы элементов И 210. На второй вход всех элементов и груп-,« пы элементов И 210, являклцимся входом элемента памяти, подается потенциал логической единицы, разроаая запись информации.

В блоках сравнения 7 сравниваются с помощью элемента сравнения 94 части виртуальных адресов, поступанлдих с выходов 48 и 49 блока преобразования адреса 12 и с выхода группы элементов памяти 57 соответствующего блока хранения страничной 60 таблищл 9. Если они срвпгвдают во всех разрядах и получен сигнал с выхода элемента сравнения 77 соответствуто- щего Слока 9, выбранная строка страничной таблицы которого действитель- 65

на, а страница.не используется системой ввода-вывода, то элементом И 95 вы.рабатывается сигнал, указываю щий|(что страница, доступна. Если же произошло совпадение во всех разрядах и получен сигнал с выхода эле мента сравнения 77 соответствукячегоблока 9 выбранная строка страничной таблицы которого действительна, но страница используется системой ввода-вывода, то элементом И 96 вырабатывается сигнал, указывающий, что страница недоступна.

В элементах сравнения 77 и 94 (фиг.15) входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 213 являются входами элемента сра нения, .а выходы всех элементов MCKJTOЧАЩЕЕ ИЛИ 213 соединены с входами элемента ИЛИ-НЕ 212, выход которого есть выход элемента сравнения.

Генератор адреса блока хранения Ю предназначен для реализации алго.ритмов, которые расставляют ( перемешз ют) случайным образрм определенные биты;виртуального адреса. Заполнение страничной таблицы, находящейся в блоках страничной таблицы 9, управляется генератором адреса блока хранния 10 путем перемешивания случайным образом битов виртуального адреса, чтобы выбрать одноименные ячейки памяти из каждого блока страничной таблицы 9, в которых с наибольшей вероятностью находится требуемый логи- ческий адрес, поскольку несколько значений виртуальных адресов могут иметь одно и то же значение расстановки. Алгоритм расстановки применяемый в генераторе адреса блока хранения 10 для определения адреса вход в блоки хранения страничной таблицы 9.и в блок управления активностью 14, использует элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 99, на первый вход которых поступает в обратном порядке И +1 младших разрядов виртуального адреса ( где число страниц, в оперативной памяти вычислитель.ной системы, число блоков хранения страничной таблицы 9) , на второй вход поступа-г. ют в прямом порядке следующие и4-1 разрядов виртуального адреса, на третий вход поступают в обратном .порядке следукхцие .1+1 разрядов виртуального адреса и так далее до тех пор, пока не исчерпаются все разряды виртуального адреса.

Для непосредственного обращения к страничной таблице, требу« ый физический адрес размещается в и младших

iразрядах регистра общего назначения 4, причем младший разряд адреса .обращения к страничной таблице управляет обращением ковторой части страничной Таблицы. Значение с выхода 105 регистра общего назначения

4 иСцользуетсядля обращения к первой части страничной таблицы. С по мощью дешифратора 10 выбирается од из блоков хранения страничной табл цы 9, С помощью коммутатора 100 вы рается источник адреса: блок преоб зования адреса 12 илк регистр обще го назначения 4. БЛОК управления замещением 13, работающий во время переадресации, предназначен для определения свобо ной физической страницы оперативно памяти или определения виртуальног адреса и соответствующего ему физи ческого адреса страницы, которая возможно будет замещаться. Кроме того, блок управления,замещением 13 формирует значение битов-указателей флажков , определя ощий спос внесения страниц в оперативную пам В блоке 13 анализируются условия з мещения, поступающие из регистров и 74 каждого из блоков страничной таблицы 9. С помощью дешифратора 1 определяется наиболее приоритетное условие, Tte. такое условие, при котором новая виртуальйая страница будет загружаться в оперативную па мять за минимально возможное время и будет удалена из оперативной памяти наименее часто используемая страница. Эти условия формируются в соответствии со следующими логическими выражениями: г- . . . , Я л ft. R,,A Rg N R g--R Л1,ч R.,, Л AR,. , io i V4 4 5 6 T 8S -%-. ЧЛ V R-g ЛЧ n% V i.Ab V a S e т 8 9 R, -1, V4 5 ,4, где , условия, формируемые на первом выходе дешифратора R. - значения на выходе, i-го элемента ИЛИ группы элеме . . тов ИЛИ 119, i 2 к, fc 1,7 в -У гк-1 7г,к п - г ZK-74,IC. где 1- - )74 ц ЗНачения на выходе .-го разряда регист ров 73 и 74 соответстве нно. Способ внесения страницы в оперативную, память определяется из следующих логических выражений: --,,l,,,,,г aa-- -l vV,feNV9 J4ioN -,,v,NVij4i 5,ам -i,l,,4N 1 7 N ъ V н,,,,i,N V,,,NV,,,W,4 где - условия, формируемые на втором выходе дешифратора 116. Если выполняется условие , i то для внесения страницы требуется ее ввести в оперативную память по указанному адресу. Очистка этой страницы оперативной памяти не произ водится. Если выполняется условие If , то для внесения виртуальной страницы по указанному физическому адресу требуется предварительное удаление виртуальной страницы, которая находится в оперативной памяти по этому физическому адресу. Если выполняется условие 2 , то требуемая виртуальная страница в оперативную память не вводится, а задача, требующая эту виртуальную страницу, переводщтся операционной системой в режим ожидания. Условие г ппредепя.ет, что требуемая виртуальная страница вводится в оперативную память. С помов ью кo 1мyтaтopoв 117 определяется, какими -блоками хранения страничной таблицы 9 выставлено, выбранное дешифратором 116 условие и соответствует оно физической страницы с четным или нечетным адре-. сом (2 - число блоков хранений страничной таблицы 9). Коммутаторы 117 в каждом разряде содержат элементы ИЛИ и четырнадцать элементов И, выходы кёторых соединены с входами элемента ИЛИ, выход которого является выходом коммутатора 117, входы элемента И соединены с выходом соот- ветствующих разрядов .регистров 73 иЛи 74 соответствующего блока хранения страничной таблицы и с выходом соответствующего разряда первого Выхода дешифратора 116. G помощью узла приоритета 118 выбирается один из блоков хранения страничной таблицы 9, если несколько таких блоков выдали одинаковые условия для внесения виртуальной (страницы. Узел приоритета 118 выбирает блок хранения страничной таблицы с наименьшим номером и в пёрвунз очередь замещается физическая страница с четным адресом, если в одном и том же блоке хранения страничной таблицы 9 можно замещать физическую страницу с четным и нечетным адресом . В .узле приоритета 118 (фиг.1б первые прямые входы каждого элемента И 214 являются входами узла приоритета 118, а прямые выходы каждого элемента И 214 являются выходом 122 узла приоритета 118, выходом 122ff которого являются выходы элементов ИЛИ 215, входы которых соединены с соотв етствующей парой прямых вы. ходов элементов И 214. Инверсный выход каждого элемента И 214, кроме первого и последнего, соединен с пря млми входами соответствующих элементов И 216, выход предыдущего элемент И 216 соединен с вторым прямым входом последующего.элемента И 214 и с вторым прямым входом последующего элемента И 216, инверсный выход первого элемента И 214 соединен с вторым прямым входом второго элемента И 214 и с первым прямым входом первого элемента И 216, С помощью элементов ИЛИ 114 и 115 определяется, выбрана физическая страница с четнЕ|1м или нечетным адресом,i; Блок формирования физического ад реса- 11 предназначен для формировани физического адреса обращения к оперативной Памяти и для формирования: виртуального адреса возможно удаляемой страницы и физическогоадреса,, определяющего ее место в оперативной памяти. При .переадресации физический адрес оперативной памяти образуется кaк совокупность смещения, поступающего с выхода 50 блока преобразования адреса 12, значений с выхода коммутатора 133 и значений, поступаю щих с выхода 102 коммутатора 100 гё- -нератора адреса блока хранения 10 и с выхода формирователя 135. С помощь формирователя 135 формируется С старших разр5эдрв физического с дреса определяемых номером блока хране-, ВИЯ страничной таблицы 9, опознавшим виртуальный адрес. Если в слове состояния пpoгpaм вl не установлен бит, определяющий режим преобразования адресов, то физический адрес помещается в регистр физического адреса 2 без преобразования. При пере адресации в регистр замещаемой страницы 16 помещается виртуальный адрес и соответствующий ему физический адрес страницы, которая возможно будет замещаться или загружаться. Здесь физический адрес образуется как совокупность значений, поступающих с выхода элемента И 137, с выхода 102 коммутатора 100 генератора адреса блока хранения 1Q и с выхода формирователя 136, определяющего номер блока хранения страничной таблипы 9, где описывается замодаемая или загружаемая страница. Из этого блока хранения страничной .таблицы 9 в замещаемой страни1да 16 поступает содержимое из соответствующей строки группы элемент тов памяти 56-57,- определякчаее виртуальный адрес страншда. С помощью элемента -.i 137 формируется млаД ший разряд физического адреса замещаемой - страницы путеманализа выходов 120 и 121 элементов ИЛИ 114 и 115 блока 13 соответственно. Состояние выходов 120 и 121 является унитарным кодом значения младшего разряда физического гшреса. Для формирования номера блока хранения страничной таблицы 9 используются формирователи 135 и 136, которые предназначены для преобра- . зования унитарного кода в двоичный Формирователь (фиг.17) содержит в каждом разряде элементы ИЛИ 217, причем входы элементов ИЛИ 217 соединены с соответствукюшми входными разрядами -tj. Формирователя, выходом которого являются выходы элементов ИЛИ 217. Блок 15 коррекции таблищл предназначен для управления занесением информации в группы элементов памяти 60,61,66 и 67 каждого блока хра- . нения страничной таблицы 9. Блок местногЬ управления 8 предназначен для, выработки управляющих сигналов. Триггер 183-RS -триггер, триггер 180-двухтактный Э-триггер, триггеры 181-182 - однотактные D -. триггер. Регистр замидаемой страницы 16, регистр флажков 17 и регистр физического адреса 2 реализованы на D -триггерах. Устройство управления виртуальной памятью работает следующим образом.. Режим работы устройства определяется путем возбуждения устройством управления процессора входа 28 блока Местного управления 8. При выполнении процедур, связанных с включением питания процессора, ИЛИ при выполнении процедуры загрузка системы выполняется инициализация установка в начальное состояние элементов памяти блоков хранения страничной таблицы 9 и блока управления активностью 14. Инициализация выполняется процессором по специальной микропрограмме для каждой строки группы элементов памяти 60, 61, 66 и 67 каждого из блоков хранений страничной таблицы 9 и группы элементов памяти 109 блока управления активностью 14. При выполнении ЭТОЙ микропрограммы адрес строки обращения к элементам памяти размещается в регистре общего назначения 4 и возбуждается вход 28 а блока

местного управления 8, В этом случае адрес обращения к группам элементов памяти 60 и 61 поступает с вы ходов 105, 107 и 108 регистра общего назначения 4 и через коммутатор 100 генератора адреса блока хранения поступает на еговыход. Через открытый коммутатор 79 блоков 9 значения адреса с выхода 105 блока 10 поступают на адресный вход групп элементов памяти 60 и 61. Лдрес обращения к группа элементов памяти 66-67 блоков 9 и 109 блока 14 поступает с выхода 107 регистра общего назначения 4 через коммутатор 100 генератора адреса блока хранения. Сигнал с выхода 42а блока 8 закрывает элементы И группы элементов И 112 блока управления активностью 14, что обеспечивает уровень логического нуля на входе группы элементов памяти 109. Уровень логического нуля на входах групп элементов памяти 60,61, 66 и 67 каждого из блоков хранения страничной таблицы обеспечивается закрытием элементов И 123126 блока коррекции таблицы 15. Запись логического нуля производится во время синхросигнала (с2здр v С 2) который открывает элемент И 147 блока 8, по сигналу с выхода 40а которого производится запись логического нуля в группы элементов памяти 60, 61, 66 и 67 блоков 9, а по сигналу с выхода 43 элемента ИЛИ 179 блока 8 производится запись логического нуля в группу элементов памяти 109 блока 14. Сигнал с выхода 40а блока ,8 через элементы ИЛИ 194, 200 и 201 узла управления занесением 78 каждого из блоков 9 поступает на управляго1дие входы групп элементов памяти 60,61,66 и 67..

Такие же действия выполняются для каждой из (и +1 ) стирок групп элементов памяти блоков 9 и 14. . К группам элементов памяти 66 и 67 блоков 9 и к группе элементов памЯ ти 109 блока 14, имеющим и-1) строк обращение производится четыре раза по одному и тому же адресу.

Во время выполнения операции, свя занной с обращением к оперативной памяти, устройство управления процессора возбуждает вход 28(5 блока местного управления 8. Если бит слова состояния программы, определяющий режим преобразования адресов, не установлен, то во время действия синхросигнала СО открываются элементы И 140 и 148 блока 8. Сигнал с выхода 33 открытого элемента И 148 производит запись информации, поступающей в регистр логического адреса 1с входа адреса 18.устройства. Эта информация устанавливается на вьаходе регистра логического адреса

Т по переднему фронту синхросигнала: СО и по сигналу с выхода 34 элемента ИЛИ 174, который поступает через открытый элемент И 140, -записывается в регистр физического адреса 2 через открытый вход коммутатора 132 блока формирования физического адреса 11. Сигнал с выхода открытого элемента И 140 через элемент ИЛИ 173 поступает на второй управляющий выход 25 устройства, устанавливая запрос на обращение к оперативной памяти со стороны процессора.

Если процессор работает в режиме преобразования адресов, то устанавливается соответствующий бит слова состояния программы и указанная инфомация загружается в управляющий регистр 3. При загрузке yпpaвJJяюmeгo регистра 3 устройство управления процессора возбуждает вход 28г. блок местного управления 8. По этому сиг.налу, поступающему на R-вход триггера 183 через элемент ИЛИ 168, производится установка RS -триггера 183 в нулевое состояние, указывающее на недействительность содержимого буферного регистра 5, содержимое которого указывает предыдущий логич ческий адрес, по которому производилось обращение к оперативной памят Во время выполнения операции, связанной с обращением к оперативной памяти, устройство управления процессора возбуждает вход 28 местного управления 8. Тогда во время действия синхросигнала СО открывается элемент И 148 блока 8, по сигналу с выхода 33 которого логический адрес записывается в регистр логического адреса 1. Содержимое регистра логического адреса 1 сравнивается с содержимым буферного регистра 5. Если с помощью элемента сравнения 6 установлено совпадение и содержимое буферного регистра 5 действительно (триггер 183 блока 8 находится в единичном состоянии ). то ,при открытом элементе И 139 во время действия синхросигнала СО открывается элемент И 156, сигнал с выхода которогочерез элемент ИЛИ 173 тюступает на второй управляющий вход 25 устройства, устанавливая запрос на обращение к оперативной памяти со стороны процессора. Физический адрес оперативной памяти находится в регистрефизического адреса 2, содержимое которого и содержимое, буферного регистра 5 после предыдущего обращения к оперативной памяти не изменяется. Состояние триггера 183 подтверждается путем подачи сигнала на его S-вход через открытый элемент И 143 во время действия синхросигнала С2 (в этом случае будет установлен триггер 181, как описано ;ниже. Если с помощью элемента сравнения 6 не ус тановлено совпадения или содержимое буферного регистра 5 недействительно (триггер 183 блока 8 находится в нулевом состоянии К то дaJЙJшe пере адресация осуществляется с помощью страничной таблиця. Независимо от описанных результатов действий при переадресации в блоке преобразования адреса 12 формируется полный адрес виртуальной страницы, так как это описано. 1 азряды адреса виртуаль нойостраницы, кроме смещения, поступают на входы группы элементов ИСКЛОЧАЮЩЕЕ или 99 генератора адреса блока хранения Ю, откуда через коммутатор 100 поступают на годресные входы групп элементов памяти 56-69 каждого из блоков хранения страничной таблицы 9 и на входы группы элементов памяти 109 блока управления активностью 14. Младшие разряды адреса обращения к группам элементов памяти 56-61 блоков 9 поступают через коммутатор 79 блока 9 с выхода 103 группы элементов ИСЬСЛЮЧАКЯтЩЕ ИЛИ 99 генератора адреса блока хранения 10 при наличии управляющего сигнала с йыхода 406 блока 8. В каи дом блоке 9 информация, прочитанная из группы элементов пё1мяти 56, сравнивается с информацией с выходов 52 и 54 блока преобразования адреса 12 с помощью блока сравнения 77, сиг нал с выхода которого и информация, прочитанная из групп элементов памяти 57 и 61 и выб ранная коммутатором 80 из одной из групп элементов памяти 66 и 67, поступает в соответствующий блок сравнения 7. Выборка содержимого из групп элементов памяти 64 и 65 определяется в зависимоети от значения младшего разряда физического гщреса, находящегося в группе элементов памяти 58. в блоке сравнения 7 производится сравнение адресов виртуальных страниц, поступающих с выходов блока преобразования адреса 12 и сортветствующего блока хранения страничной таблицы 9. Если сравнение произошло, выбраннс1Я строка группы элементов памяти 56-61 загружена и данная страница не используется в операциях ввода-вывода, то это указывает что требуемая виртуальная страница находится в оперативной памяти и ДОС тупна. Эта ситуация запоминается в регистре. 7-2 соответствующего блока хранения страничной таблицы 9 по сигналу с выхода 405 отк ялтого элемента И 158 блока 8. Сигналы с 1выходов 97 элементов И 95 каждого из блоков сравнения 7 поступают на . входы 31 элемента ИЛИ 175 блока местн- го управления 8, с помощью которого определяется, находится ли требуемая страница в оперативной ламяти и разрешено ли к ней обращение. Эта ситуаци:я запоминается триггером 181 во время синхросигнала (СОддр л Cl) . Если в блоке сравнения 7 произошло сравнение, выбранная строка группы элементов памяти 5661 загружена, но данная страница используется в операциях ввода-вывода, то это указывает, что требуемая виртуальная страница находится в оперативной памяти, но недоступна для обращения со стороны процессора. Подобные ситуации, установленные любьм из блоков сравнения 7, запоминаются триггером 182 во время действия синхросигнала (СО5(дАС1) . Это условие формируется элементами И 96 блоков 7 и элементом ИЛИ 176 блока местного управления 8. Если с помощью элемента ИЛИ 175 . установлено, что доступ к виртуальной странице возможен (единичное состояние триггера 181), то ее сформированный блоком 11 Лизический адрес записывается в регистр физического адреса 2 по сигналу с выхода 34 элемента ИЛИ 174 через открытый элемент И 155 во время действия синхросигнала (СОэдрЛС. Физический йдрес страницы поступает на вход регистра физического адреса 2 через KONMyTaTOp 132 блока формирования физического адреса 11. Физический адрес формируется как совокупность номера блока хранения страничной таблицы 9, где произошло опознание виртуальных адресов, кода, поступающего с выхода 102 коквдутатора 100 генератора адреса блока хранения 10, кода, поступающего с выхода коммутатора 133 бло- , ка 11, который выбирает значение младшего разряда физического адреса из группы элементов памяти 58 того блока 9, где произошло опознание4вирт.уальных адресов, и смещения, поступающего с выхода 50 блока преобразования адреса 12. Двоичный код номера блока хранения страничной таблицы 9 фондируется формировател&л 13S. Через промежуток времени, определяемый линией задержки 138 блока 8, после установки регистра физического адреса 2 производится установка буферного регистра 5. ПО синхросигналу (СОздрЛС), поступающему с выхода 39 элемента ИЛИ 173 при открытом элементе И 155 блока 8, производится выдача сигнала запроса на второй управляющий выхол 25 устройства, устанавливая )запрос на обращение к оперативной памяти со сг ороны процессора. Если сигнал запроса был выдан во время синхросигнала ,то сигнал запроса во время синхросигнала (сОздрАС) игнорируется, так как цикл оператив ной памяти значительно больше длительности одного синхросигнала, а сброс сигнала запроса производится в конце цикла оперативной памяти. Если физический адрес в регистре 2 был установлен во время синхросигнала СОзАр , то во время си росигнала () производится подтверждение содержимого регистра физического адреса 2. Далее произ-. водится коррекция битов страничной таблицы в соответствующем блоке хра нения страничной таблицы, заключающаяся в установке битов обращения и битов изменения, если обращение в оперативную память производилось для записи информации. Для этого, во время действия синхросигнала () открывается элемент И 142 блока 8, сигнал с выхода 40К которого поступает на входы элементов И 187-189 узла управления занесением 78 каждого из блоков 9. Так как опознание виртуального адре са возможно только в одном из блоков сравнения 7, то открывгиЬтся элементы И 187-189 узла управления занесением 78 того блока хранения страничной таблицы 9, где установлен регистр 72. Запись в группу эле ментов памяти 59 производится при установленном в 1 входе Код о ерации оперативной памяти, который определяет режим записи информации в оперативную память и открывает элемент И 187 узла управления занес нием 78 блока 9. Запись в группу эл ментов памяти 66 или 67 блока 9 про изводится в зависимости от значения младшего разряда физического адреса , находящегося в группе элементов памяти 58, которое разрешает прохождение сигнала записи через элеме ты И 188 или 189, по которому произ водится запись логической единицы в соответствующую группу Элементов памяти 66 или 67. При каждом обра1чении процессора к загруженной странице оперативной памяти производится нарапдавание счетчика временных интервалов выбра ного подмножества страниц, если про изошло страничное переключение { т.е, следующие подряд обращения к оперативной памяти производятся к различным страницам). Для чтения пр дыдущего значения временного интерв ,ла на адресный вход группы элементо памяти 109 блока управления активно тью 14 поступает адрес с выхода 102 Коммутатора -100 генератора адреса блокахранения 10. Тогда, если произошло страничное переключение три гер 183 блока местного управления 8 находится в нулевом состоянии или с помощью элемента сравнения б не y тановлено совпадение, то Открывается элемент И 144 блока 8 во время синхросигнала (СОа|дрЛ С1) j сигнал :с выхода 42 которого устанавливает, регистр 110 блока 14, где запоминается текущее значение временного, интервала выбранного подмножества страниц. Содержимое регистра 110 увеличивается на единицу с помощью счетчика 111 и запоминается в выбранной строке группы элементов 109 при наличии ;Сигнала с выхода 42 блока 8, поступающего на управляквдий вход группы элементов памяти 109 через элемент ИЛИ 179 и откЕИТЫй во время синхросигнала ( С2 ) элементИ 142. 8случае, если значение временного | интервала достигло предела, что устанавливается с помощью элемента И 113 блока управления активностью 14, который открывает элемент И 187 узла управления занесением 78 каждого H3i блоков хранения страничной таблицы 9при наличии сигнала с выхода элемента И 142 блока 8 во время действия синхросигнала (С2эдрУ С2), производится запись скорректированных с помощью дешифраторов 75 и 76 битов активности в группы элементов памяти 64 и 65 соответственно в каждом из блоков хранения страничной таблицы 9. Анализ, производимой дешифраторами 75 и 76 блока 9, описан. Запоминание исходных данных для коррекции битов активности производится в регистрах 70 и 71 во время действия синхросигнала (, открывающего элемент И 158 блока 8, сигнал с выхода 40 которого осуществляет запись в регистЕИ 70 и 71, Если с помощью элемента ИЛИ 176 установлено, что требуемая виртуальная -страница находится в оперативной памяти, но используется системой ввода-вывода (единичное состояние триггера 182) , то при обращении процес 5ора к оперативной памяти (при переадресации) во ёремя действия синхросигнала СЗ открывается элемент И 150 блока 8, сигнал с выхода 376 которого вызывает, прерывание, определяющее, что процессор обращается к странице, Которая используетея системой ввода-вывода. Если триггер 181 находится в нулевом состоянии, то это определяет, что требуемой ьиртуальной страницы нет в оперативной памяти. Поэтому во время действИ Я синхросигнала СЗ открывается элемент И 151 блока 8, сигнал с выхода 33 которого выдается в блок обработки условий устройства управления процессора и указывает, что следукхдими выполняются две одинаковйе микрокоманды, каждая из которых возбуждает вход 28 блока 8, для обеспечения поиска свободной

или замещаемой страницы в оперативной памяти. Различные действия/ определяемые этими микрокомандами, устанавливаются по состоянию триггера 180 блока 8, При выполнениипервой микрокоманды триггер 180 находится в нулевом состоянии (нулевое состояние устанавливается во время переадресации по синхросигналу СЗ), при выполнении второй микрокоманды трйггер 180 находится в единичном состоя- НИИ (устанавливается при выполнении первой микрокоманды поиска по заднему фронту синхросигнала СЗ) . При выполнении первой микрокоманды формируются условия удаления страниц из опера-15 тивной памяти дляккаждой пары физических страниц, KOToiMje описываются строкой страничной таблицы из групп элементов памяти 62-69 каждого из . блоков 9. Для определения условий i 20 удаления производится считывание из ГРУПП элементов памяти.56-69 :С использованием значений расстановки, определяющих младшие разряды рбращения к группам элементов памй- 25 ти 56-61 и поступающих на их входы через коммутатор 79 с выходов группэлементов памяти 63 или 69. Стараая часть адреса обращения к группам элементов памяти 56-61 и адрес обра- 30 рдения к группам элементов памяти 6269 поступают с выхода 102 коммутато ра 100, сформированное группой злементов ИСКШОЧАКЯЧЕЕ ИЛИ. 99 генератора адреса блока хранения 10. Для четных « физических страниц младшие разряды адреса обращения к группам элементов памяти 56-61 поступают с выхода . группы элементов памяти 68 через коммутатор 79 во время синхросигна- V,лов СО и С1 по управлягацему сигналу на его входе с выхода .40э)с элемента ИЛИ 177 при открытых элементах И 145 и 161 блока 6. Условия удаления страниц .из оперативной памяти для четных физических страниц, сформи- 45 рованшле элементами И 84-9О блока 9, записываются в регистр 73 при нали|Чии управляющего сигнала с выхода откритого элемента И 159 блока -/ 8 во время действия синхросигнала 50 (сОздрЛС). Для нечетных физических страниц младшие разряда адреса обращения группам элементов памяти 56-61 поступают с выхода группы,элементов;, памяти 69 через коммутат6р 7б во вре-55 мя синхросигналов С2 и СЗ по управляющему сигналу на его входе с выхода 40 элемента ИЛИ 178 при открытых элег/ентах И 145 и 162 блока 8. Условия удаления страниц из one-: ративной памяти для нечетных физи- ческих страниц, сформированные эле,ментами И 84-90 блока 9, записываются тч регистр 74 при наличии управ лякяцего сигнала с выхода 40в открытого элемента И 160 блоков во вре-мя действия синхросигнала 1С2.з;дрлСЗ) Если содержимое групп элементов памяти 68 или 69 недействительно, то данная.физическая страница свобод- на, что определяется битом действительности группы элементов памяти 61 а все остальные, биты этой строки считаются недействительными.

После формирования условий для определения свободной или замещаемой страницы они анализируются ком управления i замещением 1з./ для отгределення физического адреса свободной страницы или виртуального адреса и соответствуквдего ему физического адреса замещаемой страницы. Это происходит при выполнении второй микрокоманды поиска (единичное состояние триггера 180).

Сформированный адрес свободной и замещаетлой страницы .и определители способа ее занесения помещаются в регистр замещаемой страницы 16 и в регистр флажков 17 соответственно по сигналам с выхода 4j4 элемента И 154 при откритом элементе И 146 В9 время синхросигнала ( С Работа комбинационных схем блоков 11 13 описана. Виртуальный адрес из группы элементов памяти 56,57 и 58 выбранной строки считывается во время синхросигналов С2 и СЗ при установленных 4лaдшиx разрядах расстановки, выбираемых коммутатором 79 из групп элементов памяти 68 или 69 в зависимости от выбора, сделанного в блоке 13, сигналы с выходов 120 и 121 которого открывают элемент И 163 или 164 блока 8 управлякячих коммутатором 79.

В бл6ке коррекции таблицы 15 анали зируетсяусловие 5йз гсформировсжное дешифратором 116 блока 13, которое определяет возможно ли осуществить замещение или ввод требуемой страни цы. Если это возможно, то в соответствующей строке страничной таблИи ща устанавливается бит,указатель ожидания ввода-вывода. Для этого сигнал с выхода 128 элемента ИЛИ 127 через открытый элемент И 126 блока -15 поступает иа входы групп элемен,тое памяти 66 и 67 каждого из бло;КОв хранения страничной таблицы 9, а с выхода 131 элемента И 126 блока ;1 5 на входы элементов И 191 и 1$2узла 78 каждог э и блоков 9. В выбранной приоритета 118 строке блока 9 открывается элемент И 191 при наличии сигнала с выхода ,40л элемента И 165 блока 8, и во время синхросигнала () ос ществляется запись в группу злементов памяти 66 или 67 выбранного блока 9.. .

; Если при анализе условия - бло ком коррекции .таблицы 15 установлено, что ввести требуемую страницу нельзя то бит-указатель ожидания ввода-вывода страничной таблицы не помечается. Если требуемой виртуальной страницы нет в оперативной памяти, то во время действия синхросигнала СЗ открывается элемент И 149 блока местного управления 8, сигнал с выхода 37о| которого вызывает прерывание, определяющее, что требуемой виртуальной страницы нет в оператив ной памяти. При выполнении операций ввода-вы вода необходимо установить бит-указатель ожидания ввода вывода в стра ничной таблице для реальных физичес ких страниц оперативной памяти, к которым производится обращение при выполнении этих операций. После окончания операции ввода вывода бит указатель ожидания ввода-вывода сбрасывается. Для выполнения таких действий процессор размещает в и младагах разрядах регистра общего назначения 4 адрес реальной физической страницы, а в соответствуняцеМ старшем разряде - код определянвдих установку или сброс бита-указателя , сжидания ввода-вывода. Устройство управления процессора возбуждает ,вход 28 блока местного управления 8. таким образом, старшие d разрядов физического адреса страницы с выхода 1бб регистра общего назначения 4 дешифруются дешифратором 101 генератора адреса блока хранения 10, что позволяет выбрать один из блоков хранения страничной таблицы 9 т.е. соответствующую часть страничной таблицы . На адрес ный вход групп элементов памяти 66 и 67 каждого из блоков хранения страничной таблицы 9 поступгиот и-1 разрядов физического адреса с выхода 107 регистра общего назначения 4 через коммутатор 100 генератора адреса блокад хранения 10. Младший разряд Физического адреса с выхода 108 регистра общего назначения 4 поступает на входы элементов И 19 :И 198 узлов управления занесением ;78 блоков 9 для выбора одной из Тру элементов памяти 66 или 67. Код уст новки или сброса бита-указателя ожи дания ввода-вывода поступает на вхо групго-аэлементов памяти 66 и 67 каждого из блоков хранения страничной таблицы Через элементы ИЛИ 127 и И 123 блока коррекций активности. Во время синхросигнала ) открывается элемент,и 144 местного управления 8, сигнал с выхода 40 АЛ которого отк1ялвает выбран ный элемент И 192 (или 193 узла «правления занесением 78 того блока хранения страничной таблицы9,кото1идЯ выбран дешифратором 101 генератора адреса блока хранения 10. Сигнал с выбранного элемента И 192 (или 193 узла управления занесением 78 выбранного блока 9 через элемент ИЛИ 200 (или 201) поступает на управляквдий вход группы элементов памяти 66 (или 67) этого блока 9, вызывая запись информации, поступающей на входы групп элементов памяти 66 и 67. При первоначальной загрузке виртуальной страницы по реальному адресу оперативной памяти или очистке оперативной памяти устанавливаются или сбрасываются бит-указатель запрещения удаления страницы и бит-указатель действительности строки страничной таблицы. Для занесения кода виртуального адреса в страничную таблицу предварительно устанавливается управляющий регистр 3, а в регистре общего назначения 4 устанавливается регшьный адрес физической страницы и значения указанных.битов-указателей. Таким образом, а разрядов с выхода 106 регистра общего назначения дешифрируются дешифратором 101 генератора адреса блока хранения 10/ что позволяет выбрать один из блоков хранения страничной таблицы 9 ( т.е. соответствующую часть страничной таблицы). Значение младшего разряда физического адреса с выхода 108 регистра общего назначения 4 поступает на вход групп элементов памяти |58 и на вход узла, управления за,несением 78 каждого из блоков 9. Устройство управления процессора возбуждает вход 28с .блока местного управления 8. С входа адреса устройства 18 на вход регистра логического адреса 1 поступает код логического адреса. который записывается в регистр 1 во время синхросигнала СО по сигналу с выхода 33 открытого элемента И 148 блока местного управления 8. Коды установки битов-указателей запрещения удаления и действительности строки страничной таблицы поступают на вхо- ды групп элементов памйти 60 и 61 каждого из блоков хранения страничной таблицы 9 .через элементы И 124 и 125 блока коррекции таблицы 15 соответственно. На адресные входы групп элементов памяти 56-61 каждого из блокой 9 поступают значения разрядов с выхода 102 коммутатора 100 генератрра адреса блока хранения 10 и с выхода коммутатора 78, на вход которого поступают значений разрядов, с выхода 103 труппы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 99 генератора 10 при наличии управлякадего сигнала с выхода 406 блока 8 на управляющем входе коммутатора 79,

На адресные входы групп элементов памяти 62-69 каждого из блоков 9 поступают значения разрядов с выхода 102 коммутатора 100 генератору 10. Во время синхросигнала {C2j pv С2) отркрывается элемент И 141 блока местного управления 8, сивнал с выхода 4Ott- которого открывает выбранный элемент И 184 узла управления занесением 78 выбранного дешифратором 101 генератора 10 бло- О ка Хранения страничной таблицы 9, Сигналы с выходов элементов И 184 и 185 через элементы ИЛИ. 194 и 197 узла управления занесением 78 поступают на управляющие входы групп эЛе- 15 ментов памяти 56-61, в результате

чего полный виртуальный адрес, поступающий с выходов 52, 54, 48 и 49 блока преобразования адреса 12,.записывается .в группы элементов памя- 20 ти 56 и 57, а в группы элементов 58,60 и 61 памяти записываются значения младшего разряда физического адреса с выхода 108 регистра обще- . го назначения 4 и значения битов- 25 указателей запрещения удаления странихда и действительности строки страничной таблицы соответственно, бит

изменения из групп элементов памяти 59 устанавливается в нуль. Сигна- л лы с выходов элементов И 184 и 185 узла управления занесением 78 поступают на управляквдие входы групп элементов памяти 68 и 69 соответственно, в результате,.чего значение млад- ших разрядов адреса расстановки с . выхода коммутатора 79 записалвается / в выбранную группу элементов памяти 68 или 69. Сигналы с выходов элементов И 184 и 185 через элементы . ИЛИ 195, 196, 198 и 199 узла управ- 46 ления занесением 78 поступают на управляющие входы групп элементов па- ;; мяти-62-65, в результате чего произ водится обнуление бита обращения в выбранной группе элементов памяти 45 (,62 или 63/ и запись кода, сформированного деыифраторами 75-76 в СОответ ствукяцую группу элементов памя- . ти (64 или 65). Логика работы деашфг раторов 75-76 описана.50

- Таким образом, при вводе страницы в оперативную память устройство управления виртуальной памятью реализует следующий алгоритм: при установленном бите-указателе ожидания 55 ввода-вывода устанавливается адрес требуемой страницы, вводится требу- , емая виртуальная страница, а затем сбрасывается бит-указатель ожидания ввода-вывода. При замещении страницвг 60 оперативной памяти устр рйствс управления виртуальной памятью реализует следующий алгоритм: при уста- ; ковленном бите-указателе ожидания ввода-вывода удаляется виртуальная страница из требуемой физической страницы оперативной пс1мятИ, ус танавливается адрес вводимой вирт туальной страницы, после ввода которой сбрасьгеается бит-указатель ожи-г :Дания, ввода-вывода.

Таким образом, предлагаемое устройство управления виртуальной па- мятью полностью реализует процесс преобразования адресов и управления виртуальной памятью с ПОМОЩБЮ аппаратных средств, что особенно эффектино при мультипрограммной работе вычислительной систелы.

.За счет такой реализации процесг са преобразования адресов скорость обращения процессора к оперативной памяти возрастает в

. +CA-PHutoB atc,)fc

pa, .(-РЬцл.Ъй„

где-t - время одного такта работы

устройства управления вирту альной памятью; 4ц - время сравнения с помощью элемента сравнения содержимого буферного регистра и регистра .логического адреса, t.Qp- длительность цикла оперативной памятиJ . t - время выполнения операции сложения с фиксированной запятой;

Р - вероятность того, что в из вестном усггройстве переадресация будет выполняться с .,. помощью аппаратных средств. Вместе с процессом переадресации, устройство управления виртуальной памятью осуществляет определение фи зической страницы, куда в случае отсутствия Требуемой виртуальной страницы в опе ративной памяти она будея вводитсяi Эта страница определяется так, чтобы обеспечить минимальные задержки.в работе вычислительной, системы.

Одновременно с процессом переадресации производится коррекция битов активности.

Аппаратная реализгщия прси ессов определения свободной или 31амещаемой .физической страницы и коррекции битов активности освобождает процессор от необходимости выполнять;программы операционной системы, рбеспе-чивающие решение этих задач.

При алгоритме случайной расстановки, при коэффициенте загрузки оперативной памяти, равном р , вероят- . иость нахождения свободной странию : в части оперативной памяти, описываемой страничной таблицей одного блока хранения страничной Таблицы эа одну npojsy, составляет

,.)(p/2))(itf).

Причем вероятность того, что четыре последовательные строки страничной .та6л1«1ы будут пусты, составляет . вероятность того, что в группе из четырех последовательных строк страничной таблицы после нахождения свободной строки в оставшихся трех строках будет заполнена только одна, составляет ЗС-Г-f/4 ( У/2 Тогда вероятность нахояодения свободной страницы в оперативной памяти составляет

V-Ci-t -flifc j

Поэтому с помощью предлагаемого ройства при достижении вычислитель-: ной системой стационарного режима достигается коэффициент загрузки ; оперативной памяти, равный

V-Jv p f-n - J D-o-m)ci F) I

Техн|ико-экономич-еские преимущества предлагаемого устройства управления виртуальной памятью заключается в следующем.

Устройство позволяет увеличить скорость обращения к оперативной памяти в 1,21 раза. Расчет произво- дился в предположении, что время ного такта работы устройства Ъц 50 не; задержка, вносимая элементом сравнения не, длительность цикла оперативной памяти {, ас время выполнения операции сложения не; вероятность того, что в известном устройстве переадресация будет осуществляться с помощью аппаратных средств f 0,9.

При числе .блоков хранения страничной таблицы 2 8 при достижении вычислительной системой стационарного режима, киэффиц.иент загрузки оперативной памяти ,998. ffg ,. у. jzfcz |.. Л.,, |i-JL- |-±j,i-±-j {1-Lj

--

Ш

(Pui

/л

fs

17

IL

«

/29 1Ш Ш