Пересчетная декада Советский патент 1983 года по МПК H03K23/02 

Изобретение относится к устройствам для счета импульсных сигналов с индикацией суммарного числа импульсов, поступающих на вход, и может быть использовано в измерительной и вычислительной аппаратуре.

Известно пересчетное устройство, содержащее четыре триггера, тактовые входы которых соединены со счетным входом пересчетного устройства, двенадцать резисторов, десять ключевых транзисторов и индикатор,входы которого соединены- с коллекторами ключевых транзисторов, базы которых объединены в группы, а каждая группа через соответствующий ей резистор соединена с отрицательным полюсом источника питания, прямой и инверсный выходы первого триггера соединены соответственно со входами 3 второго и третьего триггеров, инверсные выходы которых соединены соответственно со входом третьего триггера и со входами 3 и к четвертого Триггера, инверсный выход которого соединен со входами К второго триггера и первого триггера, вход 3 которого соединен с пря№х1м выходом третьего триггера Cl.

Недостатком данного устройства является его относительная сложность

Наиболее близкой к предлагаемому по технической сущности является пересчетная декада, содержащай первый, второй, третий и четвертый триггеры, счетный вход первого из которых соединен с входом пересчетной декадщ, двенадцать резисторов, десять транзисторов, и элемент индикации,входы KOtoporo соединены с коллекторами соответствующих транзисторов, счетные входы третьего и четвертого триггеров объединены, базы первого и второго транзисторов объединены, базы третьего и четвертого транзисторов объединены, инверсный выход второго триггера соединен через третий резистор с базой третьего транзистора, инверсный выход четвертого триггера соединен с первым выводом четвертого резистора,инверсный выход третьего триггера соединен через пятый резистор с базой пятого транзистора, ПРЯМОЙ выход ВТОРОГО триггера соединен через шестой резистор с базой шестого транзистора, прямой выход третьего триггера соединен с- первым выводом седьмого резистора, прямой выход первого триггера соединен с эмиттером девятого транзистора,базы третьего, шестого, первого и девятого транзисторов соединены соответственно через восьмой, девятый,десятый и одиннадцатый резисторы с шиной питания, которая соединена с первым выводом двенадцатого резистора, а эмиттеры, шестого и десятого транзисторов объединены П2 .

Недостатком указанной пересчетно декады является- относительная сложность.

Цель изобретения - упрощение пересчетной декады.

Поставленная цель достигается тем, что в пересчетной декаде,содержащей первый, второй,третий и четвертый триггеры, счетный вход первого из которых соединен с входо пересчетной декады, двенадцать резисторов, десять транзисторов и элемент индикации, входы которого соединены с коллекторами соответствующих транзисторов, счет.ные входы третьего и четвертого триггеров объединены, базы первого и второго транзисторов объединень, базы третьего и четвертого транзисторов объединены, инверсный выход второго триггера соединен через третий резистор с базой третьего транзистора,, инверсный выход четвертого триггера соединен с первым выводом четвертого резистора, инверсный выход третьего триггера соединен через пятый резистор с базой пятого транзистора, прямой выход второго триггера соединен через шестой резистор с базой шестого транзистора, прямой выход третьего триггера соединен с первым выводом седьмого резистора, прямой выход первого триггера соединен с эмиттером девятого транзистора, базы третьего, шестого, первого, и девятого транзисторов соединены соответственно через восьмой, девятый, десятый и одиннадцатый резисторы с шиной питания, которая соединена с первым выводом двенадцатого резистора, а эмиттеры шестого и десятого транзисторов объединены, счетный вход пересчетной декады соединен со счетными входами- второго и третьего триггеров, прямой выход п.ервого триггера соединен с О -входом второго триггера и через первый резистор с базой первого транзистора, эМиттер которого соединен с эмиттером десятого транзистора и инверсным выходом четвертого триггера, который соединен с к-входом первого триггера, инверсный выход которого соединен с Л -входом третьего триггера и через второй резистор с базой.третьего транзистора, эмиттер которого соединен с прямым выходом третьего триггера, который соединен с О -входом первого триггера, К -вход которйго соединен с К-входом второго триггера, инверсный выход.которого соединен с К-входом третьего триггера, и эмиттером второго транзистора, прямой выход второго триггера соединен с эмиттером пятого транзистора, база которого соединена с вторым выводом

четвертого резистора и базой девятого транзистора, инверсный выход третьего триггера соединен с 3 и. К входами четвертого триггера и эмиттерами седьмого и восьмого транзисторов, базы которых-соединены с базами соответственно шестого и первого транзисторов, прямой выход четвертого триггера соединен с эмиттером четвертого транзистора, а база десятого транзистора соединена с вторыми выводами седьмого и двенадцатого резисторов.

Структурная схема пересчетной декады показана на чертеже.

.Пересчетная декада содержит первый 1, второй 2, третий 3 и четвертый 4 триггеры, счетный вход первого из которых соединен с. входом 5 пересчетной декады, двенадцать резисторов 6-17, десять транзисторов 1827 и элемент 28 индикации. Входы элемента 28 индикации соединены с коллекторами соответствующих транзисторов 18-27, счётные входы третьего 3 и четвертого 4 триггеров объединены, базы первого 18 и второго 19 транзисторов объединены, базы третьего 20 и четвертого 21 , транзисторов объединены,инверсный выход второго триггера 2 соединен через третий резистор 8 с базой третьего транзистора 20, инверсный выход четвертого триггера 4 соединен с первым выводом четвертого реэист9ра 9, инверсный выход третьего триггера 3 соединен через пятый резистор 10 с базой пятого транзистора 22, прямой выход второго триггера 2 соединен через шестой резистор 11 с базой шестого тран- . зистора 23, прямой выход третьего триггера 3 соединен с первым выводом седьмого резистора 12. Прямой выход первого триггера 1 соединен с эмиттером девятого транзистора 26, базы третьего 20, шестого 23, первого 18, и девятого 26 транзисторов соединены соответственно через восьмой 13j девятый 14, десятый 15 и одиннадцатый 16 резисторы с шиной питания- 29, которая соединена с лервым выводомдвенадцатого резистора 17, а эмиттеры шестого 23 и десятого 27 транзисторов объединены. Счетный вход 5 пересчетной декады соединен со счетными входами второго 2 и третьего3 триггеров,прямой выход первого триггера 1 срединен с 3 -входом второго триггера 2 и через первый резистор б с базой первого транзистора 18, эмиттер которого соединен с эмиттером десятого транзистора 27 и инверсным выходе четвертого триггера 4, который соединен с К-входом первого триггера 1 инверсный выход которого соединен с д-входом третьего триггера 3 и

Через второй резистор 7 с базой третьего транзистора 20, эмиттер которого соединен с прямым выходом третьего триггера 3., который соединен с входом первого триггера 1, К -вход которого соединен с К-входом второго триггера 2, инверсный выход которого соединен с.К-входом третьего триггера 3 и эмиттером второго транзистора 22, база которого соединена с вторым выводом четвертого резистора 9 и базой девятого транзистора 26, инверсный выход третьего триггера 3 соединен с.Ди К входами четвертого триггера 4 и эмиттерам,и седьмого 24 и восьмого 25 транзисторов, базы которых соединены с базами соответственно шестог 23 и первого 18 транзисторов, прямой выход четвертого триггера 4 . соединен с эмиттером четвертого транзистора 21 ,а база десятого транзистора 27 соединена с вторыми выводами седьмого 12 и двенадцатого 17 резисторов.

Пересчетная декада работает следующим образом.

Пои поступлении входных импульсов на вход 5 счетчик, образованный триггерами, переключается в соответствии с таблицей.

При установлении счетчика в ну певое состояние, которое соответствует тетраде 1001, высокий потенциал с прямого выхода триггеру 1, соответствующий логический 1,распределяется на резисторах 6 и 15 , соотношение величины сопротивлений которых всегда можно легко выбрать таким, что падение напряжения на резисторе 15 будет больше, чем напряжение на инверсном выходе трйггеpa 4, соответствующее логическому О, ив то же время меньше,чем высокий потенциал, соответствуюший логической 1, снимаемый с инверсных выходов триггеров 2 и 3. В результате этого транзистор 18 открыт что приводит к зажиганию соответс вующей цифры индикатора, так как на эмиттер транзистора 18 подан более низкий потенциал, соответствующий логическому О с инверсного выхода триггера 4, чем на его базу с резистора 15, а транзисторы 19 и 25 закрыты, так как на их эмиттеры поданы более .висркие потенциалы,соответствующие логическрй 1, с инверсных выходов триггеров 2 и 3, находящихся в нулевом состоянии,чем падение напряжения на резисторе 15.

Остальные транзисторы также заперты, так как на их базы через резисторы 13, 14, 16 и 17 подается низкий потенциал от источника смещения (-Е) 29, чем на эмиттеры с

выходов соответствующих триггеров.

При установлении в счетчике состояния, соответствующего-тераде ООН, откроется только транзистор 19,так как на его эмиттер будет подан более низкий потенциал с инверсного выхода триггера 2, чем на его базу С резистора 15, подключенного через резистор 6 к прямому выходу триггера 1 и т.д.

Таким образом обеспечивается реализация десятичного счета импульсов при сравнительно малых затратах оборудования.

ПЕРЕСЧЕТНАЯ ДЕКАДА, содержащая первый, второй, третий и четвертый триггеры, счетный вход первого из которых соединен с входом пересчетной декады, двенадцать резисторов, десять транзисторов и элемент индикации, входы которого соединены с коллекторами соответствующих транзисторов, счетные входы третьего и четвертого триггеров объединены, базы первого и второго .транзисторов объединены, базы треть.его и четвертого транзисторов объединены, инверсный выход второго триггера соединен через третий резистор с базой третьего транзистора, инверсный выход четвертого триггера соединен с первым выводом четвертогорезистора, инверсный выход третьего триггера соединен через пятый резистор с базой пятого транзистора, прямой выход второго триггера соединен через шестой резистор с базой шестого транзистора, прямой выход третьего триггера соединен с первым выводом седьмого резистора, прямой выход перво1о триггера соединен р эмиттером девятого транзистора, базы третьего, шестого, первого и девятого транзисторов соединены соответственно через восьмой, девятый, десятый и одиннадцатый резисторы с шиной питания, которая соединена с первым выводом двенадцатого резистора, а эмиттеры шестого и десятого транзисторов объединены, о т л и ч а ющ а я с я тем, что, с целью упрощения, счетный вход пересчетной де-кады соединен со счетными входами второго и третьего триггеров, прямой выход первого триггера соединен с Л-входом второго триггера и через первый резистор с базой первого транзистора, эмиттер которого соединен с эмиттером десятого транзисто ра и инверсным выходом четвертого триггера, который соединен с К-входом первого триггера, инверсный выход которого соединен с J-входом третьего триггера и через второй резистор с базой третьего транзистора, эмиттер которого соединен с прямым выходом третьего триггера, который соединен с 3-входом первого триггера, К-вход которого соединен с К -входом второго триггера, инверсный выход которого соединен с К входом третьего триггера и эмит тером второго транзистора, прямой v выход второго триггера соединен с 4; эмиттером пятого транзистора, база которого соединена с вторым выводом четвертого резистора и базой девя00 того транзистора, инверсный выход третьего триггера соединен с Ji и К входами четвертого триггера и эмиттерами седьмого и восьмого транзисторов,, базы которых соединены с базами соответственно шестого и первого транзисторов, прямой выход четвертого триггера соединен с эмиттером четвертого транзистора, а база десятого .транзистора соединена с .вторыми выводами седьмого и двенадцатого резисторов.