Устройство для кодирования циклических кодов Советский патент 1984 года по МПК H03M13/51 

Изобретение относится к электросвязи, в частности к технике передач даиньбс, и может быть использовано в групповых устройствах передачи данны предназначенных для передачи информа ции бoльшo y числу абонентов по кана лам передачи данных, в которых повышение достоверности передаваемой информации обеспечивается посредством применения различных циклических кодов. Известно устройство для кодирования циклических кодов, построенное в виде сдвигового регистра со встрое ными сумматорами по модулю два 11. Недостатком устройства является сложность его перестройки при смене полинома циклического кода. Наиболее близким по технической сущности и достигаемому результату к предлагаемому является устройство для кодирования циклических кодов, содержащее блок памяти, выходы разря дов которого подключены к первым входам К-1 сумматоров по модулю два, к вторым входам которых, а также к входу первого разряда информационног регистра подключен выход К-го суммаг тора по модулю два, первый вход которого является входом устройства, а выходы К-1 сумматоров по модулю два подключены к остальным входам информационного регистра, выходы разрядов которого подключены к соответствующим входам блока памяти и являются выходами устройства L 2 . Недостатком прототипа является большое время кодирования при исполь .зовании различных циклических кодов. Цель изобретения - уменьшение времени кодирования. Для достижения- поставленной цели в устройство для кодирования циклических кодов, содержащее блок памяти, выходы разрядов которого подключены к первым входам К-1 сумматоров по модулю два, к вторым выходам которых, а также к входу первого разряда информационного регистра подключен выход К-го сумматора по модулю два, первый вход которого является входом устройства, а выходы К-1 сумматоров по модулю два подключены к остальным входам информационного регистра, выходы разрядов которого подключены к соответствующим входам блока памяти и являются выходами устройства, введены последовательно соединенные регистр кода полинома, блок выбора старшего разряда кода полинома, блок элементов И и элемент ИЛИ, выход которого подключен к второму входу К-го сумматора по модулю два, при этом выходы разрядов регистра кода полинома подключены к управляющим входам К-1 сумматоров по модулю два, первые входы которых объединены с вторыми входами блока элементов И. При этом каждый из К-1 сумматор по модулю два выполнен в виде последовательно соединенных первого элемента И, первый вход которого является первым входом каждого из К-1 сумматоров по модулю два, первого элемента НЕ,второго элемента И и элемента ИЛИ, выход которого является выходом каждого из К-1 сумматоров по модулю два, а также второго элемента НЕ, вход которого является вторым входом каждого из К-1 сумматоров по модулю два и объединен с вторым входом второго элемента И, выход второго элемента НЕ подключен к первому входу третьего элемента И, второй и третий входы которого являются первым и управляющим входами каждого из К-1 сумматоров по модулю два соответственно, причем управляющий вход каждого из К-1 сумматоров по модулю два соединен с вторым входом первого элемента И, а выход третьего элемента И подключен ,к второму входу элемента ИЛИ. На фиг.1 приведена структурная электрическая схема устройства для кодирования циклических кодов; на фиг.2 - схема каждого из К-1 сумматоров по модулю два. Устройство для кодирования циклических кодов содержит блок 1 памяти С К-разрядными ячейками памяти, информационный регистр 2 ввода-вывода информации, блок 3 из К-1 сумматоров по модулю два, сумматор 4 по модулю два, элемент ИЛИ 5, блок 6 элементов И, блок 7 выбора старшего разряда кода полиномаР, регистр 8 кода полинома. Кроме того, каждый из К-1 сумматоров по модулю два содержит элемент ИЛИ 9, элементы И 10, 11, 12 и элементы НЕ 13 и 14. Блок памяти предназначен для ранения промежуточных и окончательных результатов делений информации на образующий полином для каящого анала. Количество ячеек в блоке 1 памяти равно числу 1v подключенных к устройству для кодирования каналов Разрядность всех ячеек блока 1 памяти, а также информационного регистра 2 равна К - максимальному показателю степени из степеней всех образующих полиномов, используемых всеми абонентами, которым устройство для коди рования передает информацию.. Информационный регистр 2 служит |Для кратковременного хранения промежуточного или окончательного результата деления на полином перед записью в блок 1 памяти. Блок 3 из К-1 управляемых сумматоров по модулю два предназначен для осуществления деления на полином кода комбинации, хранящейся в или иной ячейке блока 1 памяти. Блок 7 выбора старшего разряда кода полиномаj К-1 элементов И и элемент ИЛИ 5 обеспечивают обратную связь с нужного выхода блока 1 памяти на вход сумматора 4 по модулю два Если входы блока 7 выбора старшего разряда кода полинома обозначить буквами Х,,Х2,.. . ,Хц, а выходы 7,7,...,УК (выход у. соответствует входу J, то зависимость выходных сигналов от входных описывается следующими формулами: где точка в равенствах означает конъюнкцию. Устройство работает следующим образом. Перед началом кодирования очередной кодовой комбинации циклического кода для передачи некоторому абонент в регистр 8 кода полинома записывается код полинома циклического кода, используемого при обмене с данным абонентом. Если член X присутствует в формуле образующего полинома (т.е. коэффициент в формуле при этом член не равен нулю), то единица записывается и j-й разряд ячейки регистра 8 кода полинома. Исключение составляет член Х, для которого не предусмотрен разряд в ячейке регистра, так как формуле любого образующего 10 54 полинома коэффициент при этом члене не равен нулю. Единица в каком-либо разряде этого кода поступает на управляющий вход соответствующего (включенного между одноименными разрядами регистра 8 кода полинома и выходами запоминающего блока 1 памяти) сумматора по модулю два блока 3 и включает его. Включенный сумматор складывает по модулю два значение информации с соответствующего выхода блока 1 памяти и с выхода сумматора 4 по модулю два. В случае нуля в разряде кода на выходе регистра 8 кода полинома соответствующий сумматор -по модулю, два блока 3 работает не как сумматор, а как вентиль, который пропускает без изменения значения информации с соответствукяцего выхода блока 1 памяти на вход информационного ре7 гистра 2. Таким образом, работа каждого управляемого сумматора по модулю jJ,Ba «блока 3 может быть описана следующим образом: если Х О, то У Х, если X, 1, то У Х ® X j- I, .J J - «.VV n-2 где ©означает сумму по модулю 2. Вследствие поступления кода с выхода регистра 8 кода полинома на вход блока 7 выбора старшего разряда кода полинома на определенном выходе блока 7 появится единица, так что, если в регистре 8 записан код, в котором i- это старший разряд, содержащий единицу (во всех разрядах старше i содержатся только нули), единица будет только на i-ом выходе блока 7 выбора старшего разряда кода полинома, а на остальных выходах - нули. Эта единственная единица через соответствующий элемент И блока 6 и элемент ИЛИ 5 подключит к сумматору 4 по модулю два i-й выход блока 1 После подключения к сумматору 4 по модулю два нужного выхода блока 1 памяти дается сигнал Чтение ЗБ (такт Т4). Считывание информации производится по адресу, соответствующему номеру обслуживаемого канала. Считанная из блока 1 памяти информация записывается сигналом Запись в Рг2 (такт Т5) в информационный регистр 2, предварительно подвергаясь изменению в блоке 3 сумматоров по модулю два так, что в информационный регистр 2 записывается сумма по модулю два информации с выхода сумматора 4 по модулю два и соответствующих разрядов дчитанной из блока 1 памяти информации. Следующая операция - запись информации из информационного регистра 2 в блок 1 памяти по сигналу Запись в ЗБ (такт Т6). Информация с выхода информационного регистра 2 без изменения записьшается в ту же ячейку блока 1 памяти, откуда производилось считывание информации. Таким образом, за 7 тактов (Т1 Т7) работы устройства происходит кодирование одного бита информации и запоминание промежуточного результата. Окончательный результат кодирования по какому-либо каналу проверочные разряда для m -разрядного информационного сообщения - получают на информационном регистре 2 через m циклов подключение данного канала к устройству для кодирования. Полученные проверочные разряды выдаются с выхода информационного регистра 2 в передающее устройство, которое передает их в канал передачи данных вслед за информационными разрядами. Предлагаемое устройство позволяет производить смену вида производящего полинома быстро, без изменения схемы соединений, что уменьшает среднее время кодирования заданным ансамблем циклических кодов, каждый из которых используется при передаче информации заданной группе абонентов, обслуживаемых групповым устройством передачи данных.

1. УСТРОЙСТВО ДЛЯ КОДИРОВАНИЯ ЦИКЛИЧЕСКИХ КОДОВ, содержащее блок памяти, выходы разрядовкоторого подключены к первым входам k-1 сумматоров по модулю два, к вторым входам которых, а также к входу первого разряда информационного регистра подключен выход К-го сумматора по модулю два, первый вход которого является входом устройства, а выходы К.-1 сум-, маторов по модулю два подключены к остальным входам информационного регистра, вькоды разрядов которого подключены к соответствующим входам блока памяти и являются выходами устройства, отличающеес,я . тем, что, с целью уменьшения времени кодирования, в него введены последовательно соединенные регистр кода полинома, блок выбора старшего разряда кода полинома, блок элементов И и элемент ИЛИ, выход которого подключен к второму входу k.-ro сумматора по модулю два, при этом выходы разрядов регистра кода полинома подключены к управляющим входам сумматоров по модулю два, первые входы которьпс объединены с вторыми входами блока элементов И. 2. Устройство по п. 1, отличающееся тем, что каждьй ik-1 сумматор по модулю два выполнен в виде последовательно соединенных первого элемента И, первьп вход ко- торого является первым входом каждого из К-1 сумматоров по модулю два, первого элемента НЕ, второго элемен та И и элемента ИЛИ, выхбд которого является выходом каждого из К.-1 (/) сумматоров по модулю два, а также второго элемента НЕ, вход которого является вторым входом каждого из § К-1 сзгмматоров по модулю два и объединен с вторым входом второго элемента И, выход второго элемента ПЕ подключен к первому входу третьего О «элемента И, второй и третий входы эо :о :о эо ел которого являются первым и управляю1ЩИМ входами каждого из сумматоров по модулю два соответственно, причем управляющий вход каждого из. .Ц-1 сумматоров по модулю два соединен с вторым входом первого элемента И, а выход третьего элемента И подключен которому,входу элемента ИЛИ.

S

фиг. /

фиг. 2