Устройство кодирования циклических кодов Советский патент 1976 года по МПК H03K13/02 

и

Изобретение относится к технике передачи данных и может использоваться в групповых системах пе-редачИ данных.

Известно устройство кодирования циклических (КОДОВ, содержащее сум1маторы по модулю «2 И регистр сдвига.

Однако известное устройство при применении его в групповых системах передачи информации, обслуживающих большое число каналов, характеризуется непроизводительной тратой времени на сдвиг информации в регистре сдвига при делении, что уменьшает его быстродействие.

Цель изобретения - повышение быстродействия уст1ройства.

Это достигается тем, что в предлагаемое устройство введен блок памяти, выходы k разрядов которого через сумматоры подключены к входам соответст1вующих разрядов регистра сд1ВИ|Га, а выходы разрядов регистра сдавга, в свою очередь, подключены к входам соответствующих разрядов 1блока памяти, первый «з которых является входом устройства, кроме того, выход +1 разряда блока памяти через первый Сумматор подключен одновременно к вторым входам всех k-1 сумматоров по модулЮ «2.

На чертеже приведена структурная электрическая схема предлагаемого устройства.

Устройство кодирования циклических кодов

состоит из блока памяти 1, количество запоминающих ячеек в котором равно числу трактов Пе1редач1И данных, регистра 2 сдвига с параллельным вводом-выводо.м информации,

разрядность которого paiBHa степени производящего полинома k, сумматоров 3 по модулю «2. Выходы блока памяти 1, с которых снимается информация при считывании, соединяются с одноименными входами разрядов регистра 2, т. е. i-й выход блока памяти соединяется с входом i-ro разряда регистра. Выход i-ro разряда регистра 2 соединяется с входом блока памяти 1, на который подается информация при записи. В определенных, зависящих от структуры (формулы) производящего полинома связях, включаются сумматоры :3 по модулю-«2. На второй вход каждого сумматора 3, кроме первого, подается сигнал iC выхода первого сум матора 3, а один из

входов первого сумматора 3 соединяется с выходов блока памяти 1.

Так как формула производящего полинома может быть разной, то сумматоры 3 по модулю «2 могут стоять в различных цепях согласно |формуле производящего полинома. На чертеже показаны Сумматоры 3 во всех разрядах, хотя в каждой конкретной схеме количество и 1место включения сумматоров 3 определяется конкретным производящим полиномом.

Устройство работает следующим образом.

При работе в мультиплеконом режиме каждому абоненту .выдается один бит Инфор-мации за одно лодключение « 1каналу передачи данных. При подключении устройства .кодирования к «а;кому-ли бо направлению передачи данных производятся следующие действия.

Информация считывается из ячейки блока памяти 1, соответствующей данному направлению передачи данных, на регистр 2 сдвига. При этом информация проходит через сумматоры 3 по модулю «2. Затем информация из регистра 2 едвига записывается в ту же ячейку блока памяти 1, причем в первый разряд ячейки блока памяти 1 записывается бит информации, который выдается одновременно в двоичный 1ка«ал передачи данных.

Благодаря структуре связей (|бло1К памяти- регистр и регистр - блоК памяти) за один цикл обращения к одной ячеЙ1ке блока памяти 1 (считывание, запись) информация в этой ячейке оказывается разделенной на производящий полином и сдвинутой на один разряд, а в младщий разряд ячейки записывается очередной бит информации. При делении эффект сдвига возникает не за счет специальной операции сдвига в регистре 2 сдвига, а за счет структуры связей (из блока памяти 1 На регистр 2 сдвига информация переписывается через сумматор 3 в одноименные разряды, а 1ИЗ регистра 2 .сдвига в -блок памяти 1 -со сдвигом на один разряд); при этом на сдвиг не требуется затрат времени, что и дает повышение быстродействия устройства.

Формула изобретения

Устройство кодирования циклических кодов, содержащее сумматоры по модулю «2 и регистр сдвига, отличаю.щееся тем, что,

с целью повыщения быстродействия, в него введен блож па,мяти, выходы k разрядов которого через суМ1маторы подключены к входам соответствующ.их разрядов регистра сдвига, а выходы разрядов регистра сдвига, в свою

очередь, подключены к вхо.дам соответствующих разрядов блока памяти, первый из которых является входом устройства, кроме того, выход k-{-l разряда блока памяти через первый сумматор подключен одновременно к

вторым входам всех k-1 сумматоров по МОДУЛЮ «2.