Устройство поиска псевдослучайных последовательностей Советский патент 1984 года по МПК H04L7/04 

Изобретение относится к радиотехнике и может быть использовано в системах связи, испальзую1цих широкополосные псевдослучайные сигналы. Известно.устройство поиска, основанное на применении быстрого преобразования Уолша-Адамара, в котором запись входного сигнала в запоминающее устройство осуществляется с последующим вьшолнениен быстрого преоб разования Уолша lj . В устройстве достигается значительное сокращение времени поиска (Т ), однако оно принципиально не может быть меньше 2Т, где Т - длительность сигнала. Наиболее близзсим по технической сущности к; предлагаемому явтшется устройстяо поиска псевдослучайных последовательностей, содержащее перемножитель, к одному из входов которого подключен выход генератора псевдослучайных последовательностей (ПСП), и последовательно соединенные решающий блок и генератор тактовых импульсов, выход которого подключен к генератору ПСП, а выход перемножителя через последовательно соединенные полосовой фильтр и демодулятор подключен к входу решающего блока 2 . Недостатком известного устройства является большое время поиска, которое определяется как Т пТ где f-Q - длительность одного элемента ПСП и может достигать значительны величин при больших п. Цель изобретения - сокращение вре мени поиска ПСП. Для достижения поставленной цели в устройство поиска псевдослучайных последовательностей, содержащее пере множитель, к одному из входов которого подключен выход генератора псе дослучайных последовательностей (ПСП и последовательно соединенные решающи блок и генератор тактовых импульсов, введены последовательно соединенные сумматор, зaпoминaюш й блок и буферньй регистр, а также блок управления, регистр состояния генератора ПСП, коммутатор и ключ, при этом выходы генератора тактовых импульсов подключены к входам блока управления непосредственно, а через коммутатор к одному из входов генератора ПСП, к другому входу которого подключен через ключ выход регистра состояния 72 генератора ПСП, к входам которого подключены соответственно другой выход генератора ПСП и другой выход рещающего блока, к входам которого подключены выход сумматора к входам которого подключены соответственно выход перемножителя и выход буферного регистра, и первый выход блока управления, второй выход которого подключен к управляющим входам коммутатора и ключа, третий выход - к второму .входу запоминающего блока, а четвертый выход - к объединенным другому входу буферного регистра и к третьему входу запоминающего блока. На чертеже представлена структурная электрическая схема устройства. Устройство поиска псевдослучайных, последовательностей содержит перемножитель 1, генератор 2 ПСП, генератор 3 тактовых импульсов, решающий блок 4, сумматор 5, запоминающий блок 6, регистр 7 состояния генератора ПСП, 1СЛЮЧ 8, коммутатор 9, блок 10 управления и бу зерный регистр 1 1. Устройство поиска ПСП работает следующим образом. В исходном режиме работы такты с первого выхода генератора 3 через коммутатор 9 поступают на генератор 2 ПСП, обеспечивая формирование опорной ПСП. Частота этих тактов f выбирается такой, чтобы длительность периода опорной ПСП Т,.., была бы равна (или меньше в целое число раз) длительности одного элемента входной ПСП ig т.е. в режиме поиска генератор 2 ПСП работает в сжатом масштабе времени по сравнению с принимаемым сигналом. Решающий блок 4 после каждого периода опорной ПСП Tj.s. - вводит задержку одного такта генератора 3, за счет чего обеспечиваются циклические сдвиги опорной ПСП. Входная ПСП с тактовой частотой FQJ которая в п раз нижетактовой астоты fg опорной ПСП, поступает на вход перемножителя 1. Ее элементы (х , Xj,..,, х) могут быть представены в виде двоичного или многоразядного числа. На другой вход перемн.ожителя 1 поступает опорная ПСП, сжатая во времени по сравнению с ринимаемой. В перемножителе 1 кажый элемент входной ПСП перемножается с одним из циклических сдвигов опорной ПСП. Результат перемножения поступает в сумматор 5 и запоминающий блок 6. В сумматоре 5 осуществляется суммирование величин, представленных в цифровой форме поступающих с перемножителя 1 и регистра 7 состояния. В исходном режиме работы в запоминающем блоке 6 я буферном регистре 11 записаны нули, поэтому результат перемножения первого этапа входной ПСП X, с первым циклическим сдвигом опорной ПСП (а,, aj,..., а), которь записывается в виде (х, а,, .,,..., х,а,,) проходит через сумматор 5 без изменения. В соответствии с тактами, поступающими с блока 10 управления в запоминающий блок 6 и буферный регистр 11 происходит списывание чисел, записанных в ячeйkax памяти зап минающего блока 6 результата перемно жения входной и опорной ПСП, при это число X а записьгаается в первую яче ку памяти; во вторую; - в п-ю ячейку. На втором шаге частоты.F происхо дит перемножение элемента входной последовательности х- с циклическим сдвигом опорной ПСП (а,, а 2 одновременно в соответствии с тактами, поступающими с блока 10 управления в запоминающий блок бив буферньй регистр 11, производится считывание х,а, из первой ячейки памяти, запись этого числа в регистр 7 состо ния, сложение его с в сумматоре 5 и запись суммы в первую ячейку памяти. Аналогичные операции вьшолняются над всеми элементами входной ПСП, В результате таких операций за п тактов частоты F в первой ячейке памяти будет записана сумма чисел + х,а„ + ...+ , во второй ячейке памяти - сумма чисел + ... + , в п-й ячейке памяти будет записана сумма в начале п-го такта частоты Fg команде, поступающей с блока 10 управления на решающий блок А, в последнем начинается сравнение чисел. поступающих на его вход с сумматора 5, с порогом. Так как обращение к ячейкам памяти запоминающего блока 6 и буферного регистра 11 производится с частотой nFp, и, следовательно, сумма выходе сумматора 5 также появляет ся с этой же частотой f, то сравнение всех сумм с порогом выполняется за время, равное длительности входной последовательности. В этом случае, когда порог превьппается, решающий блок 4 подает команду на регистр 7 состояния, по которой в этом блоке сгмсывается то состояние генератора 2 ПСП, которое обеспечивает это превьш1ение порога. По окончании п-го такта блок 10 управления подает команду на ключ 8 и коммутатор 9, по которой из регист ра 7 постояния через ключ 8 переписывается его состояние в генератор 2 ПСП и одновременно отключается первый выход, генератора 3 от генератора 2 ПСП и подключается второй вход, который обеспечивает подачу на генератор 2 ПСП тактовой частоты F. Подача тактов F означает перевод генератора 2 ПСП в реальный масштаб времени, а принудительньй пер,евод генератора 2 ПСП в состояние, записанное в регистр 7 состояния, соответствует переводу его в синхронный режим работы с приходящей последовательностью. Предлагаемое устройство, являясь по схемному решению одноканальным, за счет сжатия во времени опорной ПСП в режиме поиска и реализации предложенного алгоритма обработки выполняет по существу функции многоканального коррелятора с п каналами. Поэтому время поиска ПСП в устройстве равно длительности входной ПСП и п, в то время составляет Т, как для прототипа, который является одноканальным коррелятором, оно соспТ .Следовательно, тавляет достигаемый выигрыш во времени поиска по сравнению с прототипом составляет п раз.

УСТРОЙСТВО ПОИСКА. ПСЕВДОСЛУЧАЙНЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ, содержащее перемножитель, к одному из входов которого подключен выход генератора псевдослучайных последовательностей (ПСИ), и последовательно соединенные решающий блок и генератор тактовых импульсов, отличающееся тем, что, с целью сокращения времени поиска ПСП, в него введены последовательно соединенные сумматор, запоминающий блок и буферный регистр, а также блок управления, регистр состоя ния генератора ПСП, коммутатор и ключ, при этом выходы генератора тактовых импульсов подключены к входам блока управления непосредственно, а через коммутатор - к одному из входов генератора ПСП, к другому входу которого подключен через ключ выход регистра состояния генератора ПСП, к входам которого подключены соответственно другой выход генератора ПСП и другой выход решающего блока, к входам которого подключены выход сумматора, к входам которого подключены соответственно выход переW множителя и выход буферного регистра, и первый выход блока управления, второй выход которого подключен к управляющим входам коммутатора и ключа, третий выход - к второму входу запоминающего блока, а четвертый выход - к объединенным другому входу буферного регистра и к третьему входу запоминающего блока. 4 Од