Сигнатурный анализатор Советский патент 1984 года по МПК G06F11/16 

Изобретение относится к контрольно-измерительной технике и может быть использовано при наладке, контроле и диагностике сложных цифровых устройств.

Известен сигнатурный анализатор, содержащий формирователь строба, первый и второй буферные регистры, регистр сдвига с обратными связями через сумматор по модулю два, дешифратор, блок памяти, генератор импульсов опроса, компаратор и блок индикации l .

Однако данное устройствоне позволяет получать сигнатуры, указывающие в каких разрядах входных двоичных векторов произошли ошибки, а также контролировать заданные векторы.

Наиболее близким по технической сущности к предлагаемому является сигнатурный анализатор, содержащий счетчик, счетньй вход которого является синхронизационным входом устройства, группу элементов И и группу триггеров, причем первые входы всех элементов- И группы объединены и являются первым информационным входом устройства, выход каждого элемента И группы соединен со счетным входом соответствующего триггера группы, выходы которых образуют группу информационных выходов устройства единичный выход каждого разряда счетчика соединен с вторым входом соответствующего элемента И группы, нулевой выход старшего разряда счетчика соединен с вторым входом соответствующего элемента И группы, установочный вход устройства соединен с входом R счетчика и входами синхронизации всех триггеров группы, информационные входы устройства соединены с входами D соответствующих триггеров группы .

Однако известное устройство предназначено лишь для контроля одномерных последовательностей и не может использоваться для контроля параллельных потоков данных.

Цепь изобретения - расширение функциональных возможностей за счет контроля параллельных потоков данных .

. Поставленная цель достигается тем, что в сигнатурный анализатор, содержащий счетчик, счетный вход которого является .входом синхронизации устройства, группу элементов И

и первую группу триггеров, причем прямой выход каждого из п разрядов счетчика соединен с первым входом соответствующего элемента И группы,

выход каждого элемента И группы соединен со счетным входом соответствующего триггера первой группы, выходы которых образуют первую группу информационньгх выходов устройства,

инверсный выход старшего разряда счетчика соединен с первым входом (п+1)-го элемента И группы, установочный вход устройства соединен с Ктвходом счетчика и входами синхронизации триггеров первой группы, первая группа входов сигнатур устройства соединена соответственно с информационными входами триггеров первой группы, введены регистр, блок сравнения и вторая группа триггеров, причем первая группа информационных входов, устройства соединена соответственно с первой группой входов блока сравнения, выход Которого соединен

с вторыми входами элементов И группы, группа входов вектора заданного вида устройства соединена соответственно с информационными входами регистра, выходы которого соединены соответственно с второй группой входов блока сравнения, вторая группа входов сигнатур соединена соответственно с информационными входами триггеров второй группы, выходы которых образуют

вторую группу информационных выходов устройства, установочный вход устройства соединен с входами синхронизации триггеров второй группы и регистра, первая группа информационных входов устройства соединена соответственно со счетными входами триггеров второй группы.

На чертеже представлена блок-схема устройства.

Устройство содержит п-разрядный двоичньй счетчик 1, группу из (п+1) элементов И 2, первую группу из (п+1) триггеров 3, г-разрядный регистр 4, блок 5 сравнения, вторую группу из

г триггеров 6, вход 7 синхронизации устройства, установочных вход 8 устройства, первую группу входов 9 сигнатур, вторую группу входов 10 вектора задания вида, первую группу информационных входов 11, вторую группу входов 12 сигнатур, первую группу информационных выходов 13 устрбйства и вторую группу информационных выходов 14. 3 Как правило, на практике п выбира ется равным г. Устройство работает следующим образом. Перед началом работы сигналом логической единицы на входе 8 устройст ва в триггеры 3 по входам 9 и в триг геры 6 по входам 12 записываются соответственно сигнатуры S1 и S2 конт{олируемой двоичной последовательности X без ошибок, а в регистр 4 по входам 10 записывается вектор заданного вида и устанавливается в исходное (нулевое) состояние счетчик 1. Затем на входы 11 устройства под ется анализируемая векторная двоичная последовательность Z, а на вхо 7 - импульсы синхронизации. Двоичный счетчик 1 осуществляет счет синхроимпульсов двоичной после довательности, присваивая тем самЫм порядковый номер каждому вектору (входному слову) этой последователь ности. В случае совпадения вектора на входе 11 с заданным вектором сигнал логической единицы с выхода блока 5 сравнения открывает логичес кие элементы И 2, разрешая прохождение кода, соответствующего порядковому номеру вектора на входе 11 в накапливающий сумматор по модулю два, вьтолненный на триггерах 3, Таким образом, после прихода последнего синхроимпульса последовател ности векторов на вход 7 устройства в триггерах 3 (выходы 13 устройства) будет храниться результат суммирования по модулю два сигнатуры Six последовательности без ошибок X и сигнатуры S, анализируемой последовательности Z - , представляющий собой сумму по модул два номеров тактов, на которых произопшо искажение заданных векторов. Одновременно в триггерах 6 сформируется и поступит на выход 14 сумма по модулю два сигнатуры 82 последовательности без ошибок X и сигнатуры S2.J анализируеъ ой последовательности Z @ 522, представляющая собой сумму по модул два искаженных символов для каждого разряда входных векторов. 66 .4 В случае, если , делается вывод об отсутствии ошибок в векторной дпоичной последовательности Z. Р:СЛИ хотя бы одна из сигнгтур 51ц и 32у не равна нулю, то делается вывод о наличии ошибок. Предположим, что последовательность без ошибок содержит вектора, соответствующие заданному, на 5, 7 п 13 тактах т.е. на выходе блока 5 сравнения единица появится только на 5, 7 и 13 тактах, тогда 31 0101 О 0111 (i) 1101 1111. Пусть ошибка произошла на 7 такте (искажен седьмой вектор), тогда на этом такте с выхода блока 5 сравнения на входы 12 элементов поступит О вместо 1 и Sl2 0101 (Т) 1101 1000; S1u 81 © Sl 11110 1000 0111. В случае, если произошло искажение только одного вектора заданного вида, то на первой группе информационных выходов будет находиться двоичный код номера такта, на котором произошло искажение. Единицы на выходе соответствующих триггеров второй группы укажут на те разряды искаженного слоиа, в которых произошли ошибки. Отметим, что при любом количестве (от 1 до г) ошибок в одном векторе местоположение вектора определяется однозначно. Если в анализируемой последовательности, поступающей от проверяемого устройства, заданный вектор не встретится, то это будет означать, что ошибки произошли на 5, 7 и 13 тактах, т.е. . Аналогично обнаруживается дополнительное возникновение заданного вектора. Пусть последовательность без ошибок содержала вектор заданного вида на 5, 7 и 13 тактах, тогда S1j(1111. Пусть в анализируемой двоичной последовательности возник вектор заданкого вида на третьем такте, тогда 61 0101 ® 0111 0011 1100 SI.. ® 81„ 1111® 100 0011 , X 4 Говорить 6 наличии одиночной ошибки можно лишь с определенной вероятностью, тем не менее, в ряде случаев это может оказать помощь fe локализации неисправностей, В случае, если гипотеза об одиночной ошибке не подтверждается, то устройство, как и о 5ычный сигнатурный анализатор, отвечает только на вопрос исправнонеисправно. Таким образом, предлагаемое устройство обеспечивает возможность контроля параллельных потоков данных 11 6 и определения в виде двоичного кода номера такта, на котором произошло искажение входного вектора заданного вида, если имеется одно искажение такого типа, и определения в этом случае разрядов входного вектора, в которых произошло искажение. Кроме того, наличие раздельного для каждого разряда входного слова контроля на четность приводит к повышению достоверности контроля (вероятности обнаружения ошибок) за счет обнаружения по каждому разряду всех ошибок нечетной кратности.

СИГНАТУРНЬЙ АНАЛИЗАТОР, содержащий счетчик, счетный вход которого является входом синхронизации устройства, группу элементов И и первую группу триггеров, причем прямой выход каждого из п разрядов счетчика соединен с первымвходом соответствующего элемента И группы, выход каждого элемента И группы соединен со счетным входом соответствующего триггера первой группы, выходы которых образуют первую группу информационных выходов устройства, инверсный выход старшего разряда счетчика соединен с первым входом (п+1)-го элемента И группы, установочный вход устройства соединен с R-входом счетчика и входами синхронизации триггеров первой группы, первая группа входов сигнатур устройства соединена соответственно с информационными входами триггеров первой группы, отличающийся тем, что, с целью расширения его функциональных возможностей за счет контроля параллельных потоков данных, в него введены регистр, блок сравнения и вторая группа триггеров, причем первая группа информационных входов устройства соединена соответственно с первой группой входов блока сравнения, выход которого соединен с вторыми входами элементов И группы, группа входов вектора заданного вида устройства соединена соответственно с информационными входами регистра, выходы которого соединены, соответственно с второй группой входов блока сравнения, вторая группа входов сигнатур соединена соответственно с информационными входами триг-i геров второй группы, выходы которых образуют вторую группу информационных выходов устройства, установочный вход устройства соединен с входами синхронизации триггеров второй-, группы и регистра, первая группа информационных входов устройства соединена с соответствующими счетнь ми входами триггеров второй группы.