Многоканальный сигнатурный анализатор Советский патент 1988 года по МПК G06F11/16 

Изобретение относится к цифровой вычислительной технике и может быть использовано для контроля и Диагностики многовьпсодных логических бло- ков, блоков постоянной и перепрограммируемой памяти, в которых неисправность в одной ячейке памяти проявляется только на одном выходе блока и в одном слове, в одном векторе выход- ной последовательности.

Цель изобретения - расширение функциональных возможностей анализатора за счет обеспечения контроля информации одновременно по нескольким каналам и локализации одного ошибочного вектора.

На чертеже изображена функциональная схема предлагаемого анализатора.

Анализатор содержит первый форми- рователь 1 сигнатур, первый блок 2 памяти эталонных сигнатур, второй формирователь 3 сигнатур, второй блок 4 памяти эталонных сигнатур, блок 5 сравнения, первый 6 и второй

7счетчики, первый 8 и второй 9 триггеры, блок 10 индикации, одновибратор 11, первый 12 и второй 13 элементы ИЛИ, первый 14, второй 15 и третий

16 элементы И, группу элементов И 17 элемент 18 задержки, элемент НЕ 19, входные шинь 20-0 - 20-к начальной установки второго счётчика анализатора, информационные шины 21-Г-21-К анализатора, управляющие входы Сброс 22 и Пуск 23 анализатора и синхро- вход 24 анализатора.

Пусть N-количество k-разрядных векторов исследуемой последовательности, которые подаются на информа- ционные шины 21-1 - 21-k анализатора (k-разрядность первого I и второго 3 формирователей сигнатур).

Первый счетчик 6 и первый триггер

8образуют (k+l)-разрядный суммирую- щий счетчик, второй счетчик 7 - (k+1 разрядный вычитающий.

Первый 1 и второй 3 формирователи сигнатур, первый 6 и второй 7 счетчики, первый 8 и второй 9 триггеры срабатывают по переднему фронту поступающих на них импульсных сигналов.

Одновибратор 11 по переднему фронту сигнала формирует одиночный импульс длительностью, необходимой для установки триггера 8 в единичное сос- оянйе, и менее длительности периода

5

0 5

О

0

з

0

5

синхроимпульсов, подаваемых на синх- ровход 24 анализатора.

Эталонные сигнатуры должны быть рассчитаны для количества тактов, равного 2 -1, независимо от N.

Блок 5 .сравнения производит поразрядное- суммирование по модулю два содержимого первого 1 и второго 3 формирователей сигнатур. Поэтому на выходе первого элемента Ш1И 12 появляется логический ноль только в том случае, если содержимое первого 1 и второго 3 формирователей сигнатур совпадают.

Первый формирователь I сигнатур представляет собой k-разрядный параллельный сигнатурный регистр, т.е. многовходовый регистр сдвига с линейными обратными связями, обратные которого определяются образующим полиномом.

Второй формирователь 3 сигнатур представляет собой k независимых друг от друга счетных Т-триггеров, счетные входы которых являются информационными входами второго формирователя 3 сигнатур. Таким образом, второй формирователь 3 сигнатур производит поразрядное суммирование по модулю два исследуемых векторов информации.

Третий элемент И 16 и одновибратор 11 служат для установки в единичное состояние первого триггера 8, который можно считать нулевым разрядом первого счетчика 6, только в тот момент времени, когда старший разряд первого счетчика 6 устанавливается в единицу, а остальные разряды этого счетчика - в нулевое состояние, и только в том случае, если имелись ошибочные биты (бит) в исследуемых векторах информации.

Для удовлетворения последнего требования используется элемент 18 задержки, время задержки которого должно быть больше времени срабатывания первого триггера 8 и меньше длительности периода синхроимпульсов, подаваемых на синхровход 24 анализатора. Кроме того, введение элемента 18 задержки приводит к тому, что в начале работы анализатора необходимо устанавлив ать второй счетчик 7 в начальное состояние, равное N (что на единицу больше по сравнению с прототипом).

Первый элемв И 14 . фвкращает :; дачу синхроимпульсов Р том случае. если:

нет ошибочных битов н исследуемых векторах информации или они имели место, но компенсировали друг друга в обоих формирователях 1 и 3 сигнатур (вероятность этого случая очен1 мала) и старший разряд первого счетчика 6 установился в единицу, а остальные разряды - в нулевое состояние;

ошибочные биты имели место в исследуемых векторах информации, старший разряд первого, счетчика 6 установлен в единичное состояние и со- ; держимое первого 1 и второго 3 формирователей сигнатур не равны нулю и совпали, т.е. на вькоде первого элемента ИЛИ 12 появился логический ноль;

ошибочные биты имели место в исследуемых векторах информации, нов одном из формирователей сигнатур они ком пенсируют друг друга, а в другом -нет, и старший разряд первого счетчика 6 установился в нулевое состояние.

Первые два условия учитьтаются : помощью первого 12 и второго 13 элементов ИЛИ и элемента НЕ 19, третье условие - с помощью элемента НЕ 19 и второго триггера 9.

Таким образом, индикация двоичного кода, состоящего из всех нулей и единицы в старшем разряде, в конце работы анализатора означает, что ошибочные биты в . исследуемых векторах информации отсутствуют или компенсируются в обоих формирователях 1 и 3 сигнатур (вероятность этого очень мала), индикация кода, состоящего из всех нулей означает, что ошибочные биты в исследуемых векторах информации имеют место, но в одном из формирователей сигнатур ошибочные биты компенсируют друг друга, в остальных случаях в старшем разряде будет индицироваться единица, а в остальных - комбинация нулей и едиX

НИЦ, что означает наличие в исследуемых векторах информации ошибочных битов, причем, если все ошибочные биты находятся в одном векторе исследуемой входной информации, то индицируемы двоичный код в блоке 10 информации (за исключением старшего разряда) будет представлять собой номер такта на котором возникает ошибочный вектор.

6

Последнее утверждение основано на свойстве суперпозиции операции суммирования по модулю два и использует тот факт, что сигнатура в последнем (одновходовом) сигнатурном регистре при однобитовой ошибке в исследуемой последовательности длины N (k - число разрядов регистра формирователя сигнатур) несет в себе диагностическую информацию о месте ошибки в последовательности. Действительно, принцип суперпозиции позволяет рассматривать вектор ошибки ошибочного

вектора информации и его сигнатуру независимо от верных битов ошибочного вектора и остальных верхних векторов информации и их сигнатур. Таким образом, в случае одного ошибочного

вектора информации, если в первый 1 и второй 3 формирователи сигнатур вначале записаны эталонные сигнатуры, то через N тактов работы анализатора в первом формирователе 1 сигнатур

согласно принципу суперпозиции окажется сигнатура (свертка) вектора ошибки ошибочного вектора информации, а во втором формирователе 3 сигнатур вектор ошибки ошибочного вектора информации.

Анализатор работает следующим образом.

По внешн( му управляющему сигналу, поступающему на вход Сброс 22, .все

разряды первого 1 и второго 3 форми- рователеи сигнатур устанавливаются в нулевое состояние. По внешнему управляющему сигналу, поступающему на вход Пуск 23, первый счетчик 6

устанавливается в нулевое состояние, первый 8 и второй 9 триггеры устанавливаются в нулевое состояние, эталонные сигнатуры с выходов первого 2 и второго 4 блоков эталонных сигнатур заносятся соответственно в первый 1 и второй 3 формирователи сигнатур и с входных информационных шин 20-0 - 20-k начальной установки второго счетчика анализатора заносится

двоичный код числи N во второй счетчик 7. При этом на инверсном вьгходе. старшего разряда второго счетчика 7 появляется логическая единица (так как N 2 -1), которая разрешает прохождение сигналов через второй элемент И 15 и через группу элементов И 17. Кроме того, на выходе старшего разряда первого счетчика 6 устанавливается логический ноль, на выходе

элемента НЕ 19 - логическая единица, следовательно, на выходе второго элемента ИЛИ 13 появится логическая единица, разрешающая прохождение синхроимпульсов через первый элемент И 1А, а так как второй триггер 9 установлен в нулевом состоянии, то на его инверсном выходе установлена логическая единица, которая также разрешает прохождение синхроимпульсов че- рез первьЕЙ элемент И 14. Логический ноль на выходе старшего разряда первого счетчика 6 запирает третий элемент И 16.

Синхроимпульсы с синхровхода 24 анализатора через первый элемент И 14 поступают на счетный вход первого триггера 8, которьш является нулевым разрядом первого счетчика 6, через первый 14 и второй 15 элементы И синхроимпульсы поступают на вычитающий вход второго счетчика 7, через первый элемент И 14 и элемент 18 задержки синхроимпульсы поступают на синхровходы первого 1 и второго 3 формирователей сигнатур.

Исследуемые векторы информации с информационных шин 21 l-21-k ана- лизатбра через группу элементов И 17 поступают на информационные входы первого 1 и второго 3 формирователей сигнатур.

Таким, образом, анализатор производит сжатие последовательности исследуемых векторов информации.

Через N тактов работы анализатора в первом формирователе 1 сигнатур получится сигнатура вектора ошибки ошибочного вектора информации, а во втором формирователе 3 сигнатур - вектор ошибки ошибочного вектора информации. Во всех разрядах второго счетчика 7 будут нули, а на инверсном выходе старшего разряда второго счетчика 7 будет логическая единица, которая все еще разрешае,т про- хождение синхроимпульсов через второй элемент И 15 и прохождение векторов информации через группу элементов И 17. ()-й синхроимпульс устанавливает на инверсном выходе старшего разряда второго счетчика 7 логический ноль, который запрещает поступление синхроимпульсов через второй элемент И 15 и прохождение исследуемых векторов информации через группу элементов И 17. Синхроимпульсы, поступающие на синхровход формировател

5

0

5

0

5

0

5

0

5

I сигнатур, задерживаются элементом 18 задержки, поэтому, когда на синх- ровход первого формирователя 1 сигнатур придет (К-ь1)-й синхроимпульс, передача исследуемых векторов информации через группу элементов И 17 уже будет запрещена. На этом второй счетчик 7 заканчивает свою работу.

Допустим, в исследуемых векторах информации не было ошибочных битов. Тогда через N тактов работы анализатора содержимое первого 1 и второго 3 формирователей сигнатур будет нулевым, а на выходе первого элемента ИЛИ 12 появляется логический ноль, которьш запирает третий элемент И 16. Первый счетчик, образованный счетчиком 6 и триггером 8 досчитает до 2 , на выходе старшего разряда этого счетчика установится логическая единица, на выходе элемента НЕ 19 появится логический ноль, на выходе второго элемента ИЛИ 13 появляется логический ноль, который запрещает прохождение синхроимпульсов через первый элемент И 14 На этом работа анализатора завершается с индикацией числа 2 .

Допустим, в исследуемых векторах информации были ошибочные биты (причем все ошибочные биты находились в одном ошибочном векторе информации). Тогда через N тактов работы анализатора содержимое первого 1 и второго 3 формирователей сигнатур не будет нулевым, а на выходе первог о элемента ИЛИ 12 будет логическая единица. Когда первый счетчик, образованный счетчиком 6 и триггером 8, досчитает до 2, на выходе старшего разряда этого счетчика установится логическая единица, на выходе третьего элемента И 16 появится логическая единица, на входе одновибратора 11 появится передний фронт, а на его выходе появится одиночный импульс, который установит первый триггер 8 (т.е. младший разряд первого счетчика) в единичное состояние. В дальнейшем происходит изменение .сигнатуры в первом формирователь I сигнатур и счет тактов в первом счетчике, образованном счетчиком 6 и триггером 8, до тех пор, пока содержимое первого 1 и второго 3 формирователей сигнатур не совпадут. При этом на выходе первого элемента ИЛИ 12 появится логический ноль, на выходе второго элемента ИЛИ

13 также появится логический ноль, оторый;, запретит прохождение синхромпульсов через первый элемент И 14. На этом работа анализатора завершается и на блоке индикации будет индицировать число 2, где j - номер такта, на котором проявился ошибочный вектор информации.

Допустим, что в исследуемых векторах информации имели место ошибочные биты, но они компенсировали друг друга только в одном из формирователей сигнатур. В этом случае содержимое первого 1 и второго 3 формирователей сигнатур никогда не совпадут и на выходе первого, а следовательно, и второго элементов ИЛИ 12 и 13 постоянно будет логическая.единица. В этом случае первый счетчик, образов анньй

счетчиком досчитает до 24-1,

6 и триггером 8, т.е. все его разряды опять установятся в нулевое состояние, на входе второго триггера 9 появится передний фронт, который установит второй триггер 9 в единичное состояние, на инверсном выходе второго триггера 9 установится логический ноль, который запретит прохождение синхроимпульсов через первый элемент И 14. На этом работа анализатора завершается с индикацией на блоке индикации числа ноль.

В том случае, когда в исследуемых векторах имеют место несколько ошибочных векторов информации, работа анализатора аналогична рассмотренному случаю, когда такой вектор один, за исключением того, что по завершению работы- анализатора будет индицироваться число, отличное от нуля, но не являющееся номером какого-либо из ошибочных векторов.

Предлагаемый многоканальный сигнатурный анализатор по сравнению с известными сигнатурными анализаторами обладает следующими преимуществами: обеспечивает возможность контроля правильности прохождения информации одновременно по нескольким каналам и локализацию одного ошибочного вектора (т.е. такта, на котором имел место ошибочный вектор информации при условии, что такой ошибочный вектор только один), если количество исследуемых векторов информации N 1, где k - разрядность форирователей сигнатур (в прототипе опустимо N 2-1).

Кроме Того, предлагаемый многоканальный сигнатурный анализатор обладает более высокой контролирующей способно.стью и, следовательно, его можно также использовать в качестве i-канального анализатора, где . При i 1 анализатор работает аналогично одноканальному анализатору с обнаружением ошибочного бита.

Формула изобретения

5

0

5

0

Многоканальный сигнатурный анализатор, содержащий первый формирователь сигнатур, блок индикации, первый блок памяти эталонных сигнатур, первый и второй счетчики и первый и второй элементы И, причем вход сброса анализатора подключен к входу сброса первого формирователя сигнатур, вход запуска анализатора подключен к входу чтения первого блока памяти эталонных сигнатур, входу сброса первого счетчика и входу начальной установки второго счетчика, группа выходе первого блока памяти эталонных сигнатур соединена с группой входов начальной установки первого формирователя сиг- натур, первьй вход второго элемента И соединен с инверсным выходом стар; щего разряда второго счетчика, выход второго элемента И соединен с вычитающим входом второго счетчика, вхос ды начальной установки которого обра- ,зуют группу входов начальной-установки анализатора, группа разрядных выходов первого счетчика.соединена с группой входов блока индикации,

0 отличающийся тем, что, с целью расширения функционал ьных возможностей за счет обеспечения контроля информации одновременно по нескольким каналам и локализации однос го ошибочного вектора, анализатор содержит вт.орой формирователь сигнатур, второй блок памяти эталонных сигнатур, блок сравнения, первый и второй триггеры, третий элемент И, группу элементов И, одновибратор, первый и второй элементы ИЛИ, элемент задержки и элемент НЕ, причем первые входы элементов И группы образуют группу информационных входов анализаg тора, вторые входы элементов И группы объединены и подключены к инверсному выходу старшего разряда второго счетчика, выходы элементов И группы подключены к соответствующим инфор0

91

мационным входам первого и второго формирователей сигнатур, вход сброса второго формирователя сигнатур подключен к входу сброса анализатора, вход чтения второго блока памяти эталонных сигнатур и входы сброса первого и второго триггеров подключены к входу запуска анализатора, группа выходов второго блока памяти эталонных сигнатур соединена с группой входов начальной установки второго формирователя сигнатур, синхровходы первого и втррого формирователей сигнатур соединены с выходом элемента задержки, группы информационных выходов первого и второго формирователей сигнатур соединены соответс енно с первой и второй группами информационных входов блока сравнения, информационные выходы которого сое; 1нены с. входами первого элемента ЮТ , выход которого соединен с первым входом ;йторого элемента ИЛИ и первым йходом третьего элемента И, вто30956 ,10

рой вход второго элемента ИЛИ соединен с выходом элемента НЕ и счетным входом второго триггера, выходвторого Злемента ИЛИ соединен с первым входом первого элемента И, второй вход которого подключен к синхровходу анализатора, третий вход первого элемента И соединен с инверсным выходом второ1Q го триггера, выход первого элемента И соединен с вторым входом второго элемента И, с входом элемента задержки и счетным входом первого триггера, второй вход третьего элемента И динен с выходом старшего разряда пер. вого счетчика и входом элемента НЕ,

выход третьего элемента И соединен

с входом одновибратора, выход кото-

рого подключен к единичному входу

2Q первого триггера, прямой выход которого подключен к соответствующему входу блока индикации, инверсный выход первого триггера соединен с синх- ровходом первого счетчика,

25

Изобретение относится к вычислительной технике и может быть использовано для наладки, ремонта, контроля цифровых устройств. Предлагается многоканальный сигнатурный анализатор, содержащий первый формирова- таль 1 сигнатур, блок 10 индикации, первьй блок 2 эталонных сигнатур, первый 6 и второй 7 счетчики, первый 14 и второй 15 элементы И. С целью расширения функциональных возможностей анализатора за счет обеспечения контроля информации одновременно по нескольким каналам и локализации одного ошибочного вектора, в устройство введены второй формирователь 3 сигнатур, второй блок 4 эталонных- сигнатур, блок 5 сравнения, первый 8 и второй 9 триггеры, третий элемент И 16, одновибратор 11, группа элементов И 17, первый 12 и второй 13 элементы ИЛИ, элемент 18 задержки, элемент НЕ 19. 1 ил. с & (Л