Многоканальный сигнатурный анализатор Советский патент 1993 года по МПК G06F11/00 

Изобретение относится к цифровой вычислительной технике и может быть использовано для технического диагностирования цифровых устройств.

Целью изобретения является повышение достоверности контроля.

На чертеже представлена схема сигнатурного анализатора.

Анализатор содержит формирователи 1, 2, 3 сигнатур, блоки 4, 5. 6 хранения эталонных сигнатур, блоки 7, 8 сравнения, счетчики 9, 10, триггеры 11, 12, блок 13 индикации, одновибратор 14, элемент ИЛИ 16, элементы И 18-21, группу элементов И 22, регистр 23 сдвига, элемент И-НЕ 24, элемент задержки 25, тактовый вход 26, входы 27.0-27.k начальной установки, информационный вход 28, входы Сброс 29 и Пуск 30 адресный вход 31, тактовый вход 32.

Пусть длина исследуемой двоичной последовательности, которая подается на вход 28 анализатора, равна L N -к, где k - разрядность формирователей сигнатур и регистра сдвига, N 2 -1.

Частота синхроимпульсов, поступающих на вход 26 анализатора, в k раз выше частоты синхроимпульсов, поступающих на вход 32 анализатора.

Формирователи 1, 3 представляют собой k-разрядные параллельные сигнатурные регистры, т.е. многовходовые регистры сдвига с линейными обратными связями, обратные связи которых определяются образующими примитивными и отличными друг от друга полиномами.

Исследуемая двиочная последовательность длиной L N -k разбивается на после- довательность k-разрядных векторов информации длиной N. Формирователь 2 представляет собой к независимых друг от друга Т-триггеров, счетные входы которых являются информационными входами формирователя 2, Таким образом, формирователь 2 производит поразрядное суммирование по модулю два исследуемых векторов информации.

Предположим, что в анализируемой двоичной последовательности длиной L, поС/1

с

ос

ее X

к: ч:

-

ступающей на вход 28 анализатора, имеет место пачка ошибочных бит, размеры которой не превышают k. При разбиении этой последовательности на N k-разрядных векторов возможны два случая:

1)в полученной последовательности k- разрядных векторов длиной L имеет место только один ошибочный вектор;

2)в полученной последовательности k- разрядных векторов длиной N имеют место только два ошибочных вектора, причем, если порядковый номер первого из них равен п, то порядковый номер второго ошибочного вектора равен п+1.

Каждый из блоков 4-6 хранит две эталонные сигнатуры.

Первые эталонные сигнатуры в блоках 4-6 получаются путем сжатия эталонной последовательности k-разрядных векторов длиной 2-1 (если N 2 -1, то эталонная последовательность векторов дополняется нулевыми векторами до требуемой длины).

Вторые эталонные сигнатуры получаются путем сжатия эталонной последовательности только тех k-разрядных векторов, порядковые номера которых являются четными, если N-четное число, или нечетными, если N-нечетное число, длиной 2k-1 (если N 2k-1, то эталонная последовательность векторов дополняется нулевыми векторами до требуемой длины).

Анализатор работает следующим образом.

По внешнему управляющему сигналу, поступающему на вход 29, все разряды формирователей 1-3 устанавливаются в нулевое состояние. На вход 31 анализатора подается логический нуль, соответствующий адресу первых эталонных сигнатур, хранящихся в блоках 4-6. На выходе элемента И-НЕ 24 устанавливается логическая единица. По внешнему управляющему сигналу, поступающему на вход 30, счетчик 9 устанавливается в нулевое состояние, триггеры 11, 12 устанавливаются в нулевое состояние, первые эталонные сигнатуры с выходов блоков 4-6 заносятся соответственно в формирователи 1-3 и с входов 27.0- 27.k заносится двоичный код числа N в счетчик 10. При этом на инверсном выходе старшего разряда счетчика 10 появляется логическая единица (так как N 2k-1), которая разрешает прохождение сигналов через элемент И 19, через элемент И 21 и через группу элементов И 22. Кроме того, на выходе старшего разряда счетчика 9 устанавливается логический нуль, следовательно, на выходе элемента ИЛИ 16 появится логическая единица, разрешающая прохождение синхроимпульсов через элемент И 18. а так

как триггер 12 установлен в нулевое состояние, то на его инверсном выходе установлена логическая единица, которая также разрешает прохождение синхроимпульсов 5 через элемент И 18, Логический нуль на выходе старшего разряда счетчика 9 запирает элемент И 20.

Синхроимпульсы с входа 32 анализатора через элемент И 18 поступают на счетный

Ю вход триггера 11, который является нулевым разрядом счетчика 9, через элементы 18, 19 И синхроимпульсы nocTyna of на вычитающий вход счетчика 10, через элемент И 18 и элемент 25 задержки синхроимпульсы по15 ступают на тактовые входы формирователей 1-3 сигнатур.

Исследуемая двоичная последовательность поступает на вход регистра 23 с информационного входа 28 анализатора. На

20 тактовый вход регистра 23 поступают синхроимпульсы с входа 26, частота которых в k раз выше частоты синхроимпульсов, поступающих на вход 32 анализатора. Таким образом, векторы информации с инфор25 мационных выходов регистра 23 через элементы И группы 22 поступают на информационные входы формирователей 1-3.

Таким образом, анализатор производит сжатие последовательности исследуемых

30 векторов информации.

Через N тактов работы анализатора в формирователях 1, 3 сигнатур получаются сигнатуры вектора ошибки ошибочного вектора информации, а в формирователе 2 сиг35 натур - вектор ошибки ошибочного вектора информации. Во всех разрядах счетчика 10 будут нули, а на инверсном выходе старшего разряда счетчика 10 будет логическая единица, которая все еще разрешает

40

прохождение синхроимпульсов через элемент I/I 19 и прохождение векторов информации через группу элементов И 22,(М+1)-й синхроимпульс устанавливает на инверсном выходе старшего разряда счетчика 10

45 логический нуль, который запрещает поступление синхроимпульсов через элемент И 19 и прохождение исследуемых векторов информации через группу элементов И 22. Синхроимпульсы, поступающие на входы

50 формирователе 1-3, задерживаются элементом 25, поэтому, когда на входы формирователей сигнатур придет (М + 1)-й синхроимпульс, передача исследуемых векторов информации через группу элементов

55 и 22 уже будет запрещена. На этом счетчик заканчивает свою работу.

Допустим, что в анализируемой двоичной последовательности (а, следовательно, и в исследуемых векторах информации) не было ошибочных битов. Тогда через N такпрохождение синхроимпульсов через элетов работы анализатора содержимое формирователей 1-3 сигнатур будет нулевым, а

выходе блока 7.появляется логический /ль, который запирает элемент 1/1 20. Сметчик, образованный счетчиком 9 и триггером 11, досчитывает до, 2 , на выходе аршего разряда этого счетчика установит- логическая единица, на выходе элемента ИЛИ 16 появляется логический нуль, кото- рий запрещает прохождение синхроим- льсов через элемент И 18. На выходе ока 8 будет логический нуль. На этом ра- бЬта анализатора завершается с индикацией двоичного числа, в старшем разряде ггорого единица, а в остальных - нули.

Допустим, что в анализируемой двоич- ндй последовательности имеет место пачка ошибочных битов, размер которой не превышает k. Тогда возможно два случая.

Пусть все ошибочные биты рзсположе- ни в одном ошибочном векторе информации. Тогда через N тактов работы акализатора содержимое формирователей 1-3 сигнатур не будет нулевым, а на выходе б/ока 7 будет логическая единица. Когда счетчик, образованный счетчиком 9 и триг- геоом 11, досчитает до 2k, на выходе стар- илзго разряда этого счетчика установится логическая единица, на выходе элемента И 2С появится логическая единица, на выходе o;i новибратора 14 появится одиночный импульс, который установит триггер 11 в единичное состояние. В дальнейшем происходит изменение сигнатуры в форми- рсвателях 1, 3 сигнатур и счет тактов в счет- 41/ке, образованном счетчиком 9 и триггером 11, до тех пор, пока содержимое фс рмирователей Т, 2 сигнатур не совпадут, при этом на выходе блока 7 появится логический нуль, на выходе элемента ИЛИ 16 та оке появится логический нуль, который запретит прохождение синхроимпульсов че эез элемент И 18. На выходе блока 8 будет логический нуль- признак того, что ошибоч- ньй вектор только один. На этом работа анализатора завершается с индикацией двэичного кода порядкового номера оши- бснного вектора информации (пачки искаженных битов).

Пусть ошибочные биты пачки ошибок расположены в двух соседних ошибочных векторах информации. Тогда по завершение работы анализатора будет индициро- ва ъся двоичное число, в младшем разряде ко 0рого - единица (признак кратности ошибочных веткоров информации). В этом случае работа анализатора повторяется за- нозо (необходимо еще раз производить сжатие анализирумой двоичной последова- те/ьности). При этом работа анализатора

аналогична рассмотренной выше за исключением следующего: на вход 31 анализатора поступает потенциальный сигнал (логическая единица), соответствующий адресу вторых эталонных сигнатур, хранящихся в блоках 4-6. Эти эталонные сигнатуры заносятся соответственно в формирователи 1-3 сигнатур по внешнему управляющему сигналу, поступающему на вход 30.

0В процессе сжатия векторов информации на выходе элемента И-НЕ 24 будут че- редоваться состояния логического нуля и единицы. Если N (начальное состояние счетчика 10) четное число, то вектора информа5 ции. порядковые номеры которых нечетные, исключаются из последовательности векторов информации и не участвуют в процессе сжатия последовательности, так как в соответствующие их появлению моменты време0 ни на выходе элемента И-НЕ 24 - логический нуль, который запрещает прохождение информации через группу элементов И 22. Аналогично, если N - нечетное число, то исключаются векторы информа5 ции, порядковые номера которых четные.

В соответствии с предложением о том, что в анализируемой двоичной последовательности имеет место пачка ошибочных бит, размерность которой не превышает k, a

0 ошибочные биты располагаются в двух ошибочных соседних векторах, следует, что порядковый номер одного из них четный, а порядковый номер другого ошибочного вектора - нечетный. Поэтому при сжатии

5 последовательности векторов информации один ошибочный вектор исключается из последовательности сжимаемых векторов информации, а другой остается. Таким образом, когда в последовательности век0 торов информации имеет место только один ошибочный вектор, в конце работы анализатора будет индицироваться двоичные число (за исключением младшего и старшего разряда), равное порядковому номе5 ру ошибочного вектора. Порядковый номер второго ошибочного вектора равен (п-1) или (п+1). При этом в младшем разряде индицируемого двоичного числа (признак кратности ошибочных векторов информа0 ции) должен быть логический нуль, в старшем разряде (признак отсутствия компенсации ошибок в одном из формирователей сигнатур) - логическая единица. В противном случае в анализируемой после5 довательности пачка ошибочных битов, размерность которой превышает k.

Формула изобретения Многоканальный сигнатурный анализатор, содержащий два счетчика, два блока

сравнения, блок индикации, элемент ИЛИ, два триггера, одновибратор, элемент задержки, группу элементов И, три элемента И, три блока хранения эталонных сигнатур, три формирователя сигнатур, входы сброса которых образуют вход сброса анализатора, входы сброса первого и второго триггеров, входы считывания первого, второго и третьего блоков хранения эталонных сигнатур, установочный вход первого счетчика и вход параллельной загрузки второго счетчика объединены и образуют вход пуска анализатора, группа информационных входов второго счетчика образует группу входов- начальной установки анализатора, группа разрядных выходов первого счетчика соединена с группой входов блока индикации, выход первого элемента И соединен с тактовым входом второго счетчика, инверсный выход старшего разряда которого соединен с первым входом первого элемента И, группы информационных выходов первого и второго блоков хранения эталонных сигнатур соединены соответственно с группами входов начальной установки первого и второго формирователей сигнатур, выход первого блока сравнения соединен с первым входом элемента ИЛИ и первым входом второго элемента И, второй вход которого соединен с прямым выходом старшего разряда первого счетчика, инверсный выход старшего разряда которого соединен с вторым входом элемента ИЛИ и счетным входом первого триггера, инверсный выход которого соединен с первым входом третьего элемента И, второй вход которого соединен с выходом элемента ИЛИ, выход третьего элемента И соединен со счетным входом второго триггера, с вторым входом первого элемента И и входом элемента задержки, выход которого соединен с тактовыми входами первого, второго и третьего формирователей сигнатур, группы информационных входов которых поразрядно объединены и подключены к выходам

соответствующих элементов И группы, выход второго блока сравнения и прямой выход второго триггера соединены соответственно с первым и вторым входами блока

индикации, инверсный выход второго триггера соединен с тактовым входом первого счетчика, выход второго элемента И соединен с входом одновибратора, выход которого соединен с установочным входом второго

триггера, третий вход третьего элемента И образует первый тактовый вход анализатора, группа информационных выходов третьего блока хранения эталонных сигнатур соединена с группой входов начальной установки третьего формирователя сигнатур, группа информационных выходов первого формирователя сигнатур соединена с первыми группами входов первого и второго блоков сравнения, группы информационных выходов второго и третьего формирователей сигнатур соединены с вторыми группами входов первого и второго блоков сравнения соответственно, отличающийся тем, что, с целью повышения

достоверности контроля, он дополнительно содержит регистр сдвига, четвертый элемент И и элемент И-НЕ, выход которого соединен с первым входом четвертого элемента И, второй вход которого подключен к инверсному выходу последнего разряда первого счетчика, выход четвертого элемента И соединен с первыми входами элементов И группы, вторые входы которых подключены к соответствующим разрядным выходам регистра сдвига, информационный и тактовый входы которого образуют соответственно информационный и второй тактовый входы анализатора, первый вход элемента И-НЕ и

адресные входы первого, второго и третьего блоков хранения эталонных сигнатур образуют вход задания эталонных сигнатур анализатора, второй вход элемента И-НЕ подключен к выходу младшего разряда второго счетчика.

Изобретение относится к цифровой вычислительной технике и может быть использовано для технического диагностирования цифровых устройств. Целью изобретения является повышение достоверности контроля. Анализатор содержит три формирователя сигнатур, три блока хранения сигнатур, два блока сравнения, два счетчика, два триггера, блок индикации, одновибратор, два индикатора, элемент ИЛИ, четыре элемента И, группу элементов И, регистр сдвига, элемент И-НЕ, элемент задержки. Анализатор позволяет локализовать пачки ошибок в анализируемой последовательности, что позволяет повысить достоверность контроля. 1 ил.