Многоканальный сигнатурный анализатор Советский патент 1993 года по МПК G06F11/00 

Изобретение относится к цифровой вычислительной технике и может быть использовано в системах тестового диагностирования цифровых устройств.

Целью изобретения является повышение быстродействия анализатора за счет обеспечения возможности выделения из сигнатур дополнительной диагностической информации о кратности ошибок в многоканальных двоичных последовательностях.

На чертеже показана схема анализатора.

Анализатор содержит формирователи сигнатур 1, 2. 3, блоки памяти 4, 5, 6 эталонных сигнатур, блоки 7, 8 сравнения, счетчики 9, 10, триггеры 11,12, блок 13 индикации, одновибратор 14, индикатор .15, элемент ИЛИ 16, индикатор 17, элементы 18, 19, 20 И, группу элементов И 21, элемент задержки 22, группу входов начальной установки 23,

тактовый вход 24, группу информационных входов 25-7- 25 - К, вход 26 сброса и вход Пуск 27.

Пусть N .- количество К-рэзрядных векторов исследуемой последовательности, которые подаются на информационные входы 25-1 анализатора (К - разрядность формирователей сигнатур).

Счетчик 9 и триггер 11 образуют (К+1)- разрядный суммирующий счетчик, счетчик 10 - (К+1)-разрядный вычитающий.

Формирователи сигнатур, счетчики, триггеры срабатывают по переднему фронту поступающих на них импульсных сигналов.

Одновибратор 14 по переднему фронту сигнала формирует одиночный импульс дли- тельностью необходимой для установки триггера 11 в единичное состояние, и менее

v4 Ч)

00

длительности периода синхроимпульсов, подаваемых на вход 24 анализатора.;

Эталонные сигнатуры должны быть рассчитаны для количества тактов, равного 2 - -1, независимо от N.

Формирователи 1, 3 представляют собой К-разрядные параллельные сигнатурные регистры, т.е. многовходовые регистры сдвига с линейными обратными связями, определенными образующими примитивными и отличными друг от друга полиномами. . . . ..

Формирователь 2 представляет собой К независимых друг от друга счетных -триггеров, счетные входы которых являются информационными входами второго формирователя 2 сигнатур. Таким образом, формирователь 2 осуществляет поразрядное суммирование по модулю два исследуемых векторов информации.

Элемент И 20 и одновибратор 14 служат для установки в единичное состояние триггера 11, который можно считать: нулевым разрядом счетчика 9, только в тот момент времени, когда старший разряд счетчика 9 уста н а в л иваетс я в еди н ицу , а рйтал ьн ые разряды этого счетчика - в нулевое состояние, и только в том случае если имелись ошибочные биты (бит) в исследуемых векторах информации..

Для удовлетворения последнего требования используется. элемент 22 задержки, время задержки которого должно быть больше времени срабатывания триггера 11 и меньше длительности периода синхроимпульсов, подаваемых на вход 24 анализатора. , .. : .... .: . - :

Элемент И 18 прекращает подачу синхроимпульсов в том случае, если нет ошибочных битов в исследуемых векторах информации или они имели место, но компенсировали друг друга в обоих формирователях 1 и 2 сигнатур (вероятность этого случая очень мала) и старший разряд .счетчика 9 установился в единицу, а остальные разряды - в нулевое состояние; ошибочные биты имели место в исследуемых векторах информации, старший разряд счетчика 9 установлен в единичное состояние и содержимое формирователей 1, 2 сигнатур не равны нулю и совпали, т.е. на выходе блока 7 появился логический ноль; ошибочные биты имели место в исследуемых векторах информации, но в одном из формирователей сигнатур они компенсируют друг друга, а в другом - нет, и старший разряд счетчика 9 установился в нулевое состояние.

В том случае, если в исследуемых векторах информации имел место только один ошибочный вектор, то по окончании работы

анализатора в формирователях 1, 3 будет одинаковое содержимое и на выходе блока

8 установится уровень логического нуля. В противном случае на выходе блока 8 будет

уровень логической единицы. Пусть выходу блока 8 соответствует младший разряд индицируемого двоичного числа. Тогда индикация двоичного кода, состоящего из всех нулей и единицы в старшем разряде, в кон0 це работы анализатора означает, что ошибочные биты в исследуемых векторах информации отсутствуют или компенсируются во всех трех формирователях сигнатур (вероятность этого очень мала); индикация

5 кода, состоящего из всех нулей (состояние младшего разряда - произвольное) означает, что ошибочные биты в исследуемых векторах информации имеют место, но в первом 1 или втором 2 формирователях сиг0 натур ошибочные биты компенсируют друг друга; индикация кода, в младшем разряде которого единица, означает, что кратность ошибочных векторов больше единицы, и, наконец, индикация кода, в младшем разря5 де которого нуль, а в остальных - комбинация нулей и единиц, означает, что в исследуемых векторах информации имел место один ошибочный вектор, при этом индицируемый код (за исключением стар0 шего и младшего разрядов) представляет .собой номер такта, на котором возникает ошибочный вектор.

Анализатор работает следующим образом....

5 по внешнему сигналу, поступающему на вход сброса 26, все разряды формирователей 1, 2, 3 сигнатур.устанавливаются в нулевое состояние. По внешнему сигналу, поступающему на вход Пуск 27, счетчик 9

0 устанавливается в нулевое состояние, триггеры 11, 12, устанавливаются в нулевое состояние, эталонные сигнатуры с выходов первого 4, второго 5 и третьего 6 блокор эталонных сигнатур заносятся соответст5 вен но в формирователи 1, 2,.3 сигнатур и со входов 24-0 -24-К начальной установки заносится двоичный код числа N в счетчик 10. , При этом на инверсном выходе старшего разряда счетчика 10 появляется логическая

0 единица (так как N 2к-1), которая разрешает прохождение сигналов через элемент И 19 и через группу элементов И 21. Кроме того, на выходе старшего разряда счетчика

9 устанавливается логический нуль, следо- 5 вательно, на выходе элемента ИЛИ 16 появится логическая единица, разрешающая прохождение синхроимпульсов через элемент И 18, а так как триггер 12 установлен в нулевом состоянии, то на его инверсном вы- ходе установлена логическая единица, которая также разрешает прохождение синхроимпульсов через элемент И 18. Логический нуль на выходе старшего разряда счетчика

9 запирает элемент И 20,

Синхроимпульсы со входа 24 анализа- тора через элемент И 18 поступают.на счетный вход триггера 11, который является нулевым разрядом счетчика 9, через элементы 18, 19 И синхроимпульсы поступают на вычитающий вход счетчика 10, через эле- мент И 18 и элемент 22 задержки синхроим- пульсы поступают на тактовые входы первого 1, второго 2 и третьего 3 формирователей сигнатур..

Исследуемые вектора с информацион- ных входов 5-1 -г 25-К анализатора через группу элементов И 21 поступают на информационные входы формирователей 1-3 сигнатур. Анализатор производит сжатие последовательности исследуемых векто- ров. Через N тактов работы анализатора в формирователях 1,3 сформируются сигнатуры вектора ошибки, з в формирователе 2 - вектор ошибки. Во всех разрядах счетчика

10 будут нули, а на инверсном выходе стар- шего разряда счетчика 10 будет логическая единица, которая, все еще разрешает прохождение синхроимпульсов через элемент И 18 и прохождение информации через группу элементов И 21 (М+1)-й синхроим- пульс устанавливает на инверсном выходе старшего разряда счетчика 1.0 .логический нуль, который запрещает поступление синхроимпульсов через элемент И 19 и прохождение исследуемой информации через группу элементов И 21, Синхроимпульсы, поступающие на тактовые входы формирователей сигнатур, задерживаются элементом 22 задержки, поэтому, когда на вход формирователя 1 сигнатур придет-(N+lj-й синхроимпульс, передача исследуемых векторов через группу элементов И 21 уже будет запрещена. На этом счетчик 10 заканчивает свою работу.

.: . ; . Допустим, в исследуемых векторах не было ошибочных битов. Тогда через N тактов работы анализатора содержимое формирователей 1-3 будет нулевым, а на выходе блока 7 появляется логический ноль, который запирает элемент И 20. Счетчик, образованный счетчиком 9 и триггером 11 досчитывает до2к, на выходе старшего разряда этого счетчика установится логическая единица, на выходе элемента ИЛИ 16 появ- ляется логический ноль, который запрещает прохождение синхроимпульсов через элемент И 18. На выходе блока 8 будет логический ноль. На этом работа анализатора завершается с индикацией двоичного числа, в старшем разряде которого единица, а в остальных - нули.

Допустим, в исследуемых векторах информации были ошибочные биты (причем все ошибочные биты находились в одном ошибочном векторе информации). Тогда через N тактов работы анализатора содержимое первого 1, второго 2 и третьего 3 формирователей сигнатур не будет нулевым, а на выходе блока 7 будет логическая единица. Когда счетчик, образованный счетчиком 9 и триггером 1 Т, досчитает до 2х, на выходе старшего разряда этого счетчика установится логическая единица, на выходе элемента И.20 появится логическая единица, на входе одновибратора 14 появится передний фронт, а на его выходе появится одиночный импульс, который установит триггер 11 в единичное состояние. В дальнейшем происходит изменение сигнатуры в первом 1 и третьем 3 формирователях сигнатур и счет тактов в счетчике, образованном счетчиком 9 и триггером 11, до тех пор, пока содержимое формирователей 1, 2 сигнатур не совпадет, при этом на выходе блока 7 появится логический ноль, на выходе элемента ИЛИ 16 также появится логический ноль, который запретит прохождение синхроимпульсов через элемент И 18. На выходе блока 8 будет логический ноль - признак того, что ошибочный вектор только один. На этом работа анализатора завершается с индикацией двоичного кода порядкового номера такта, на котором появился ошибочный вектор информации.

В том случае, когда в исследуемых векторах имеют место несколько ошибочных векторов информации, работа анализатора аналогична рассмотренному случаю, когда такой вектородин, за исключением того, что по завершении работы анализатора будет индицироваться двоичное число, в младшем разряде которого - единица (признак кратности ошибочных векторов).

Формула изобретения

Многоканальный сигнатурный анализатор, содержащий два счетчика, блок индикации, первый индикатор, элемент ИЛИ, первый и второй элементы И, первый и второй формирователи сигнатур, первый и второй блоки хранения эталонных сигналов, причем входы сброса первого и второго формирователей сигнатур объединены и образуют вход сброса анализатора, входы считывания первого и второго блоков хранения эталонных сигнатур, установочный вход первого счетчика и вход параллельной загрузки второго счетчика объединены и образуют вход Пуск анализатора, группа информационных входов второго счетчика

образует группу входов начальной установки анализатора, группа разрядных выходов первого счетчика соединена с группой входов блока индикации, выход первого элемента И соединен с тактовым .входом второго счетчика, инверсный выход Тюслед- него разряда которого соединен с первым входом первого элемента И, группы информационных выходов первого и второго блоков хранения эталонных .сигнатур соединены соответственно с группами входов начальной установки первого и второго формирователей сигнатур, отличающийся тем, что, с целью повышения быстродействия, он дополнительно содержит третий элемент И, первый и второй счетные триггеры, одновибратор, элемент задержки, группу элементов И, второй индикатор, третий формирователь сигнатур, третий блок хранения эталонных сигнатур, причем выход первого блока сравнения соединен с первым входом элемента ИЛИ и первым входом второго элемента И, второй вход которого соединен с прямым выходом последнего разряда первого счетчика ин-. версный выход последнего разряда которого соединен с вторым входом элемента ИЛИ и с тактовым входом первого триггера, инверсный выход которого соединен с первым выходом третьего элемента И. второй вход которого соединен с выходом элемента ИЛИ, выход третьего элемента И соединен с тактовым входом второго триггера, вторым входом первого элемента И и входом элемента задержки, выход которого соединен с тактовым и входами формирователей сигнатур,

группы информационных входов которых поразрядно объединены и подключены к выходам соответствующих элементов И группы, первые входы которых объединены и

подключены к инверсному выходу последнего разряда второго счетчика, выход второго г пока сравнения и прямой выход второго триггера соединены соответственно с входами первого и второго индикаторов, инверсный выход второго триггера соединен с тактовым входом первого счетчика, выход второго элемента И соединен с входом од- новибратора, выход которого соединен с установочным входом второго триггера, вход

сброса которого объединен с входом сброса первого и триггера и входом считывания третьего блока хранения эталонных сигнатур и подключен к входу Пуск анализатора, вход сброса третьего формирователя сигнатур подключен к входу сброса анализатора, третий вход третьего элемента И образует тактовый вход анализатора, группа информационных выходов третьего блока хранения эталонных сигнатур соединена с

группой входов начальной установки третьего формирователя сигнатур, группа информационных выходов первого формирователя сигнатур соединена с первыми группами входов первого и второго блоков

сравнения,.группы информационных выходов второго и третьего формирователей сигнатур соединены с вторыми группами входов первого и второго блоков сравнения соответственно, вторые входы элементов И

группы образуют группу информационных входов анализатора.

Изобретение относится к вычислительной технике и может использоваться в системах тестового диагностирования дискретных объектов. Цель изобретения - повышение быстродействия. Многоканальный сигнатурный анализатор содержит два счетчика, два блока сравнения, блок индикации, два индикатора, группу элементов И, три формирователя сигнатур, три блока хранения эталонных сигнатур, два триггера, элемент ИЛИ, три элемента И, элемент задержки и одновибратор. Анализатор обеспечивает контроль двоичных последовательностей одновременно по нескольким каналам и дает информацию о наличии в анализируемой последовательности векторов одного ошибочного вектора или ошибочных векторов большей кратности. В случае наличия одного ошибочного вектора анализатор автоматически указывает его местоположение. 1 ил.