Ячейка памяти (ее варианты) Советский патент 1984 года по МПК G11C11/40 

2, Ячейка памяти, содержащая триггер, первый и второй входы-йыходы которого соединены с истоками соответственно первого и второго транзисторов выборки, стоки которых являются соответственно первым и вторым числовыми входами ячейки, затворы транзисторов выборки являются ад ресным входом ячейки, первый и второй запоминающие МНОП-транзисторы, затворы которых являются входом записи ячейки, первьй и второй ключевые

15106

транзисторы, затворы которых являются управляющим входом ячейки, о тличающаяся тем, что, с целью повышения надежности записи информации, истоки первого и второго ключевых транзисторов соединены с шиной нулевого потенциала, их стоки подключены к истокам соответственно первого и второго запоминающих МНОП-транзисторов, стоки которых сое,динены соответственно с первым и вто-, рым входами-выходами триггера.

1. Ячейка памяти, содержащая триггер, первый и второй входывыходы которого соединены с истоками соответственно первого и второго транзисторов выборки, стоки которых являются соответственно первым и вторым числовыми входами ячейки, затворы транзисторов выборки являются адресным входом ячейки, первьй и второй запоминакицие МНОП-транзисторы, затворы которых являются входом записи ячейки,первый и второй ключевые транзисторы,затворы которых являются управляющим входом ячейки, отличающа яс я тем, что, с целью повьшения надежности записи информации,истоки первого и второго запоминающих МНОП-транзисторов соединены соответственно с первым и вторьм выхо дами триггера, стоки первого и второго запоминающих МНОП-транзисторов соединены с истоками соответственно (Л первого и второго ключевых транзисторов, стоки которых соединены с шиной питания. 18Ю11 П 6ел о сь

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано в энергонезависимых ЗУ с произвольной выборкой информации.

Известна ячейка памяти, вьшолненная на основе триггера на СДП-транзисторах 1.

Недостатком этой ячейки памяти заключается в потере хранимой информации при отключении питания.

Наиболее близкой к предлагаемой по технической сущности и достигаемому результату является ячейка энергонезависимого ЗУ, содержащая триггер с перекрестными связями, образованный парами ключевых МДП-трзисторов и нагрузочных элементов,а также по два транзистора выборки, НЦП-траязистора с изменяемым порогом и коммутирующих ЬЗДП-транзис- торов, причем затворы этих транзисторов подключены соответственно к шинам выборки, записи и коммутации С21.

Недостатком известного устройства является ненадежная перезапись информации из транзисторов с изменяемым порогом в триггер после включения питания. Вызвано это тем, что высокоомные нагрузочные элементы включены последовательно с транзисторами с изменяемым порогом включения, вследствие чего через транзисторы с изменяемым порогом текут малые токи (10 А) При таких токах ширина петли (разность затворных потенциалов при одинаковом токе) у транзисторов

с изменяемым порогом на порядок меньше, чем при токах в диапазоне Ю -to А и составляет десятые доли.вольта. Кроме того, относительный разброс сопротивления высокоомных нагрузочных элементов существенно превышает разброс сопротивления низкоомных транзисторов и может достигать 100%. Последние два фактора и обуславливают ненадежную перезапись информации из транзисторов с изменяемым порогом в триггере при включении питания.

Цель изобретения - повышение надежности- записи информации.

Поставленная цель достигается тем, что в ячейке памяти, содержащей триггер, первый и второй входы-выходы которого соединены с истоками соответственно первого и второго транзисторов выборки, стоки которых являются соответственно первым и вторым числовыми входами ячейки, затворы транзисторов выборки являются адресным входом ячейки, первый и второй запоминающие МНОПтранзисторы, затворы которых являются входом записи ячейки, первый и второй ключевые транзисторы, затвор которых являются управляющим входом ячейки, истоки первого и второго запоминающих МНОП-транзисторов соединены соответственно с первым и вторым выходами триггера, стоки первого и второго запоминающих МНОП-транзисторов соединены с истоками соответственно первого и второго ключевых транзисторов, стоки которых соединены с шиной питания. .В ряде случаев, однако, желатель но иметь возможность переносить информацию из МНОП-транзисторов в три гер не только в момент включения пи тания, но также и в процессе работы ячейки памяти без сняти питания. Поставленная цель достигается тем, что в ячейке памяти, содержаще триггер, первый и второй входывыходы которого соединены с истокам соответственно первого и второго транзисторов выборки, стоки которых являются соответственно первым и вторым числовыми входами ячейки,зат воры транзисторов выборки являются адресным входом ячейки, первый к второй запоминающие МНОП-транзистор затворы которых являются входом записи ячейки, первый и второй ключевые транзисторы,затворы которых явяяются управляющим входом ячейки, истоки первого и второго ключевых транзисторов соединены с шиной нулевого потенциала, их стоки подключены к истокам соответственно перво го и второго запоминающих МНОП-тран зисторов , стоки которых соединены соответственно с первым и вторым входами-выходами триггера. На фиг.1 и 2 представлены принципиальные электрические схемы вариантов ячейки памяти. Ячейка памяти по первому варианту (фиг.1) содержит триггер 1, состоящий из нагрузочных элементов 2, например поликремниевкх резисторов, подключенных к щине 3 цитания и ключевых МДП-транзисторов 4 и 5, истоки которых соединены с щиной 6 нулевого потенциала, транзисторы 7 и 8 выборки, соединяющие выходы 9 и 10 триггера 1 с разрядными шинами 11 и 12 соответственно, а также запоминающие МНОП-транзисторы 13 и 14 с изменяемым порогом включе ния, которые подключены непосредственно к выходам 9 и 10 триггера 1 и через посредство ключевых транзисторов 15 и 16 к шине 3 питания. Затворы транзисторов выборки, МНОП-транзисторов и ключевых транзисторов подключены соответственно к шинам выборки 17, записи 18 и коммутации 19. Ячейка памяти по второму вариант (фиг.2) отличается от первого лишь тем, что транзисторы 13, 14 и МНОП-транзисторы подключены посредством ключевых транзисторов 15 и 16 к ышне 6 нулевого потенциала. Ячейка памяти по первому варианту работает следуюпщм образом. При наличии напряжения питания на шине 3 в триггере 1 может быть записана информация, для чего на раздельные щины 11 и 12 подаются соответственно уровни высокого (+5V) и нулевого (OV) потенциалов, либо наоборот О и +5V. Положим для определенности, что запись логической 1 соответствует подаче высокого потенциала на шину 11 и низкого на шину 12, а запись логического О подаче низкого потенциала на шину 11 и высокого на шину 12. При этом на шину 17 подается положительньй потенциал (+5V). В результате этого при записанной логической 1 триггер устанавливается в состояние, когда потенциал на выходе 9 высокий, а на выходе 10 низкий. Это состояние сохраняется после понижения потенциала на шине 17. Для считывания состоя-ния ячейки необходимо подать положительный потенциал на шину 17, контролируя при этом потенциал на шинах 11 и 12. Высокий потенциал на шине 11 и низкий на шине 12 свидетельствует о томJчто в ячейке хранится логическая 1. Для того, чтобы информация не разрушилась, при отключении питания необходимо до отключения питания подать на шину 18 импульс записи +25V длительностью 1 мс. При этом потенциалы шин 17 и 19 должны быть нулевыми. Во время .импульса записи у транзисторов 13 или 14 изменяются пороги включения в зависимости от состояния ячейки. В частности, если она находится в состоянии 1 (потенциал выхода 10 низкий), то порог транзистора 14 увеличивается. Таким образом, информация хранится теперь в виде соотношения порогов транзисторов 13 и 14 и может сохраняться длительное время (месяцы и годы) при отключенном питании. При повторном включении питания информация может быть вновь переписана в триггер. Для этого в шину 18 и 19 следует подать псшожительный потенциал, а затем подать гштание на шину 3.