УСТРОЙСТВО ДЛЯ АДАПТИВНОГО ПОДАВЛЕНИЯ ПОМЕХ Советский патент 2014 года по МПК H03H21/00 

1. Устройство для адаптивного подавления помех, содержащее 2М-1 умножителей комплексных чисел, сумматор, М блоков задержки, М корреляторов, причем выход i-го $$(i=\overline{\mathrm{1,}M})$$ умножителя комплексных чисел соединен со входом i-го блока задержки, выход которого подключен к первому входу i-го коррелятора, выход i-го $$(i=\overline{M+\mathrm{1,}2M-1})$$ умножителя комплексных чисел подключен к (i-М)-му входу сумматора, выход которого является информационным выходом устройства, отличающееся тем, что, с целью увеличения точности, в него введены М+2 блоков задержки, блок измерения междупериодного сдвига фазы и блок вычисления весовых коэффициентов, i-й $$(i=\overline{\mathrm{1,}M-1})$$ выход которого подключен к первому входу (i+М)-го умножителя комплексных чисел, второй вход которого соединен с первым входом (i+1)-го умножителя комплексных чисел и подключен к выходу (М+i)-го блока задержки, вход которого соединен с выходом i-го блока задержки, выход М-го блока задержки подключен ко входу 2М-го блока задержки, выход которого соединен с М-ным входом сумматора, (М+1)-й вход которого объединен с первым входом первого умножителя и подключен к выходу (2М+1)-го блока задержки, вход которого объединен с первым входом блока измерения междупериодного сдвига фазы, вторыми входами М корреляторов и подключен к выходу (2М+2)-го блока задержки, вход которого является информационным входом устройства и объединен со вторым входом блока измерения междупериодного сдвига фазы, выход которого соединен со вторым входом i-го $$(i=\overline{\mathrm{1,}M})$$ умножителя комплексных чисел, выход i-го коррелятора подключен к i-му входу блока вычисления весовых коэффициентов.

2. Устройство по п.1, отличающееся тем, что блок измерения междупериодного сдвига фазы содержит первый, второй, третий сумматоры комплексных чисел, первый, второй, третий, четвертый и пятый узлы вычисления модуля, сумматор, фазовращатель, первый и второй узлы усреднения, первый и второй делители и узел вычисления квадратного корня, выход которого подключен к первым входам первого и второго делителей, выходы которых являются выходом блока, выходы первого и второго сумматоров комплексных чисел соединены со входами соответственно первого и второго узлов вычисления модуля, выходы которых подключены соответственно к первому и второму входам третьего сумматора комплексных чисел, выходы реальной и мнимой части которого соединены со входами соответственно первого и второго узлов усреднения, выходы которых подключены ко вторым входам соответственно первого и второго делителей и соединены соответственно с первым и вторым входами третьего узла вычисления модуля, выход которого подключен ко входу узла вычисления квадратного корня, третий вход третьего сумматора комплексных чисел соединен с выходом сумматора, первый и второй входы которого подключены к выходам соответственно четвертого и пятого узла вычисления модуля, вход которого является первым входом блока и объединен с первыми входами первого и второго сумматора комплексных чисел, второй вход которого соединен с выходом фазовращателя, вход которого объединен со входом четвертого узла вычисления модуля, вторым входом первого сумматора комплексных чисел и является вторым входом блока.

3. Устройство по п.1, отличающееся тем, что блок вычисления весовых коэффициентов содержит М (М=3) сумматоров, делитель, узел памяти и элемент НЕ, причем первый вход i-го $$(i=\overline{\mathrm{1,}M-1})$$ сумматора является i-м входом блока, а выход i-го сумматора соединен с i-м входом делителя, выход которого подключен к первому входу М-го сумматора, второй вход которого объединен со вторым входом второго сумматора и подключен к выходу узла памяти, второй вход первого сумматора является М-ным входом блока, а выход М-го сумматора является первым выходом блока и соединен со входом элемента НЕ, выход которого является вторым выходом блока.