Цифровой частотный дискриминатор Советский патент 1984 года по МПК H04L27/14 

1 1

Изобретение относится к радиотехнике и может использоваться в системах радиосвязи.

Известен цифровой частотный и фазовый дискриминатор, содержащий последовательно соединенные ограничитель-формирователь, регистр сдвига, основной фазовый детектор, вычитающий блок, при этом выход ограничителя-формирователя подключен одновременно к основному и дополнительному фазовым детекторам, дополнительный выход регистра сдвига соединен с входом дополнительного фазового детектора, а выходы детекторов подключены к входам вычитающего блока, выход которого подключен к входу фильтра нижних частот LlJ« Однако известньй цифровойчастотный и фазовый дискриминатор имеет невысокие чувствительность и помехоустойчивость при переменной девиации частоты и постоянном индексе модуляции D 0,5. Кроме того, в нем используются регистры сдвига большой разрядности, имеются аналоговые узлы, что усложняет схему и снижает ее надежность.

Наиболее.близким техническим решением к изобретению является цифровой частотный дискриминатор, содержащий входной ограничитель, регистр сдвига, фазовый детектор, входы которого соединены с сигнальным входом и выходом регистра сдвига,соответственно, счетчик, первый управляемый делитель частоты, элемент ИЛИ, первый и второй элементы И, первые входы которых объединены, выход каждого из которых подключен соответственно к входу второго и третьего управляемых делителей частоты, выходы которых подключены к соответствующим входам счетчика, прямой и инверсный выходы которого подключены к входам преобразователя код-частота, генератор импульсов, выход которого соединен с первым входом элемента ИЛИ и с объединенными первыми входами первого и второго элементов И, вторые объединенные входы которых соединены с входом фильтра нижних частот и выходом фАзового детектора, тактовый вход регистра сдвига соединен с выходом выходного ограничителя, а сигнальный вход - с выходом первого управляемого делителя частоты, при этом выход преобразователя код-частота

10361

подключен к второму входу элемента ИЛИ Г23.

Однако известный цифровой частотный дискриминатор имеет невысокие Чувствительность и помехоустойчивость.

Цель изобретения - увеличение чувствительности и помехоустойчивости.

Q Поставленная цель достигается тем, что цифровой частотный дискриминатор, содержащий входной ограничитель, регистр сдвига, фазовый детектор, входы которого соединены с сигналь, ным входом и выходом регистра сдвига соответственно, счетчик, управляемый делитель частоты, элемент ИЛИ, первый и второй элементы И, первые входы которых объединены, введе ны блок стробировчния, D -триггер и два RS-триггера, R-входы которых соединены с первым выходом управляемого делителя частоты, вход которого соединен с первь1м входом

, первого элемента И и является входом сигнала опорной частоты, второй выход управляемого делителя частоты соединен с 5-входом второго R5 -триггера, 5-вход первого R5 -триггера подключен к входу установки нуля счетчика и входу синхронизации D -триггера и является входом синхронизации цифрового частотного дискриминатора, выходы RS-триггеров Подключены к вторым входам

5 первого и второго элементов И, выходы которых через элемент ИЛИ соединены с тактовым входом регистра сдвига, при этом сигнальный вход регистра сдвига подключен к выходу

входного ограничителя, первый и второй входы блока стробирования соединены соответственно с выходом фазового детектора и выходом второго элемента И, а выход блока стробирования подключен к счетному входу счетчика, выход которого соединен с D -входом D-триггера.

На чертеже приведена структурная электрическая схема предложенного

цифрового частотного дискриминатора. Цифровой частбтный дискриминатор содержит входной ограничитель 1, регистр 2 сдвига, фазовый детектор 3, блок 4 стробирования, счетчик 5,

D-триггер 6, управляемый делитель 7 частоты, элемент ИЛИ 8, первый и второй RS-триггеры 9 и 10, первый и второй элементы И 11 и 12. Цифровой частотный дискриминатор работает следующим образом. При передаче информации частотно манипулированным сигналом без разрыва фазы с индексом модуляции D 0,5 разность разность набега фаз к концу длительности одиночного символа для разных частот составляет 180°, т.е. если для частоты f. соответствующей передаче первого символа, число периодов за время одного символа равно N , где N любое целое или дробное число, то для частоты f соответствующей передаче другого симвбяа, .число пер одов равно D 0,5. Соответственно к середине длительности символа раз ность набега фаз составляет 90°. Так как фаза сигнала в моменты начала символов благодаря индексу манипуляции D 0,5 и непрерывнос фазы при переходе от символа к символу может принимать только определенные значения для разных частот манипуляции, то использование этой априорной информации позволяет повысить эквивалентную чувствительнос цифрового частотного дискриминатора Таким образом, измеряя фазовый Сдвиг, между выборками сигнала, взя Тыми с временным сдвигом, равным поло вине длительности символа, внутри интервала времени, соответствующего передаче символа, можно определить. сигнал какой частоты у или f л - 2 передавался в данный момент. При этом сравнение фаз выборок, а не сплошного сигнала, позволяет существенно сократить объем регистр сдвига, так как его разрядность в этом случае определяется длительностью выборки, а не длительностью символа. Входной контролируемый сигнал f)( с входной шины t3 поступает на входной ограничитель 1 и далее на сигнальньм вход регистра 2-сдвига и одновременно на первый вход фазового детектора 3, на второй вход которого поступает сигнал с выхода регистра 2 сдвига. В качестве импульсов сдвига на тактовый вход регистра 2 сдвига поступают пары пачек импульсов, пер вая из которых начинается в момент времени, соответствуюпшй началу сим вола, а вторая - его середине. Длительность пачек определяется величиной N , выбранной длительностью ,выборки и значением частоты манипуляции . Указанные пачки импульсов, поступают на регистр 2 сдвига с выходов элементов И 11 и 12 через элемент ИЛИ 8, причем для их формирования на первые входы элементов И 11 и 12 с шинь 14 поступают импульсы тактовой частоты FP, , а на вторые входы напряжения с выходов (3 -триггеров 9 и 10 соответственно. R5 -триггер 9 устанавливается в единичное положение, разрешакицее прохождение пачки импульсом, поступающим на его 5-вход с шины 15 сигнала синхронизации f, и устанавливается в нулевое положение при приходе импульса на R-вход с первого выхода управляемого делителя 7 с переменным коэффициентом деления. (0 -триггер 10 устанавливается, в единичное. положение Импульсом на R -вход, поступающим с второго выхода управляемого делителя 7 в момент времени, соответствующий середине символа, и устанавливается в нулевое положение импульсом, поступающим на R-вход R5 -триггера 10с первого выхода управляемого делителя 7. На счетный вход управляемого делителя 7 с переменным коэффициентом деления 7 поступает с шины 14 сигнал тактовой частоты f. Управление коэффициентом делений обеспечивается подачей сигнала управления с шины 16 на управляющие входы управляемого делителя 7, чем достигается работа цифрового частотного дискриминатора при разных уровнях девиации и частотах манипуляции с максимальной чувствительностью. Выходной сигнал фазового детектора 3 поступает на первый вход блока 4 стробирования, на второй вход которого поступает в качестве стробирующего сигнала вторая пачка импульсов с выхода второго элемента И 12 в момент времени, соответствующий середине длительности передаваемого символа. Выходной сигнал фазового детектора 3 при отсутствии на входе цифрового частотного дискриминатора помех и соответствующем выборе длительности первой пачки представляет собой постоянный уровень нуля или единицы для одного символа и сигнал типа Меандр для другого символа. 5. При этом на выходе блока 4 стробирования сигнал представляет собой или Логический ноль, или вторую пачку импульсов для первого символа и пачку импульсов с вдвое меньшим чи лом последних для второго символа. Выходные импульсы блока 4 стробирования считаются счетчиком 5, по выходному сигналу которого прини мается решение о передаче первого или второго символа. Выходной сигнал счетчика 5 фиксируется D -триг гером 6. Обнуление счётчика 5 и D-триггера 6 осуществляется сигналом с шины 15 синхронизации. При наличии помех на входной шине 13 цифрового частотного дискриминатора выходной сигнал блока 4 стробирования отличается от описанного, при этом счетчик 5 выполняет функцию цифрового порога, чем достигается повышение помехоустойчивости цифрового частотного дискриминатора. Повышение чувствительности цифро вого частотного дискриминатора по сравнению с базовым объектом достиг ется стабилизацией ожидаемого фазового сдвига между сигналами на входах фазового детектора 3 на уров не О или ЭО с помощью регулировки длительности первой пачки импульсов на тактовом входе регистра 2 сдвига таким образом, чтобы выборка, записанная в регистре 2 сдвига, быпа сдвинута относительно начала символа на половину дробной части чис-. 6 N-количества периодов частоты ла сигнала,, соответствующего передаче первого символа. Для этого количество импульсов в первой пачке импульсов на выходе элемента И 11 делается больше разрядности регистра 2 сдвига на величину, соответствующую половине дробной части числа N . При.этом в регистр 2 сдвига записывается выборка сигнала длительностью большей, чем может храниться в регистре 2 сдвига, и начало выборки теряется, а хранящаяся выборка имеет соответствующий фазовый сдвиг. Указанная стабилизация ожидаемого фазового сдвига на входах фазового детектора 3 эквивалентна переходу к когерентному приему, обеспечивающему повьш1ение чувствительности на 3 дВ. Кроме того, по сравнению с базовым объектом выходной сигнал фазового детектора 3 в предлагаемом цифровом частотном Дискриминаторе не зависит от величины девиации ча лоты при переходе на другую частоту манипуляции, что обеспечивает повышение помехоустойчивости в среднем на 6-10 дВ. Предлагаемый цифровой частотный дискриминатор не содержит аналоговых узлов, что с учетом сокращения объема регистра сдвига позволяет говорить о повышении надежности.

ЩФРОВОЙ ЧАСТОТНЫЙ ДИСКРИМИНАТОР , содержащий входной ограничитель, регистр сдвига, фазовый детектор, входы которого соединены с сигнальным входом и вькодом регистра сдвига соответственно, счетчик, управляемый делитель частоты, элемент ИЛИ, первый и второй элементы И, первые входы которых объединены, отличающийся тем, что, с целью увеличения чувствительности и помехоустойчивости, в него введены блок стробирования, D-триггер и два RS-триггера, Я-входы которых соединены с первым выходом управляемого делителя частоты, вход которого соединен с первым входом первого элемента И.и является входом сигнала опорной частоты, второй тзыход управляемого делителя частоты соединен с 5-входом второго R5 -триггера, S-вход первого RS -триггера подключен к входу установки нуля счетчика и входу синхронизации D -триггера и является входом синхронизации цифрового частотного дискриминатора, выходы R5 -триггеров подключены к вторым входам первого и второго элементов И, выходы которых через элемент ИЛИ соединены с тактовым входом регистра сдвига, при этом сигнальный вход регистра (Л сдвига подключен к выходу входного ограничителя, первый и второй входы блока стробирования соединены соответственно с выходом фазового детектора и выходом второго элемента И, а выход блока стробирования подключен к счетному входу счетчика, выход 00 которого соединен с В-входом D -триггера. 00 аь