Устройство для вычисления функций синуса и косинуса Советский патент 1985 года по МПК G06F7/548 

ния останова, выход которого соединен с управляющими входами первого и второго коммутаторов и первьм входом второго триггера узла формирования останова, второй вход и прямой выход которого соединены соответственно с выходом первого элемента И блока управления и первым входом третьего триггера узла формирования останова, второй вход и выход которого соединены соответственно с входом младшего разряда аргумента устройства и первым входом элемента И узла формирования останова, второй вход которого соединен с выходом четвертого триггера узла формирования останова, первый и в торой входы которого соединены соответственно с инверсным вькодом второго триггера и входом логического нуля устройства.

УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ФУНКЦИЙ СИНУСА И КОСИНУСА, содержащее три блока памяти, четыре умножителя, сумматор, вычитатель и блок управления, причем вькоды первого и втЪрого умножителей .соединены с соответствующими входами сумматора, выход которого соединен с выходом синуса устройства, выходы третьего и четвертого умножителей соединены соответственно с первым и вторым входами вычитателя, выход которого соединен с выходом косинуса устройства, вход опорного значения которого соединен с информационным входом первого блока памяти, выход сумматора соединен с информационным входом второго блока памяти, выход которого соединен с первыми входами первого и четвертого умножителей, вторые входы которых объединены, выход вычитателя соединен с чнформационным входом третьего блока памяти, выход которого соединен с первыми входами второго и третьего умножителей, вторые входы которых объе.динены, причем блок управления содержит первый элемент И, счетчик, группу элементов НЕ и сумматор по модулю два, первый вход которого соединен с входом аргумента устройства, тактовый вход которого соединен с первым входом первого элемента И, второй вход сумматора по модулю два через элементы НЕ группы соединен с выходом cчeтчикfa, синхровход которого соединен с выходом первого элемента И и подключен к выходу управления памятью блока управления, входы управления записью-чтением первого, второго и третьего блоков памяти соединены с выходом управления памятью блока управления, о тли чающееся тем, что, с целью увеличения быстродействия, в него введены первый и второй комму(Л таторы, первые информационные входы которых соединены соответственно с с первым и вторым выходами первого блока памяти, вторые информационные входы коммутаторов соединены соответственно с выходом второго и третьего блоков памяти, выходы пер4 вого и второго коммутаторов соедио нены соответственно с вторыми входами второго и третьего коммутаторов, причем в блок управления введены второй элемент И и узел формирования О) останова, выходы разрядов сумматора по модулю два соединены с входами второго элемента И, причем узел формирования останова содержит четыре триггера и элемент И, выход которого соединен с вторым входом первого элемента И блока управления и Ьыходом сигнала останова«устройства, выход второго и первого элементов И блока управления соединены соответственно с первым и вторым входами первого TpTirrepa узла формирова

Изобретение относится к автоматике и вычислительной технике и может быть использовано в специализированных вычислительных машинах и в цифровых устройствах обработки информации.

Известно устройство для вычислений функций синуса и косинуса, содержащее Ь-разрядный входной регистр, сумма:тор по модулю два, первый и второй коммутаторы, реверсивный счетчик, блок памяти, число- « импульсньй преобразователь, блок управления, генератор тактовых импульсов, сумматоры адреса и коррекции, элементы И, ИЛИ и НЕ L.

Недостатком данного устройства является низкая точность.

Наиболее близким к предлагаемому по технической сущности устройству является устройство для вычисления функций синуса и косинуса, содержащее три блока памяти, четьфе умножителя, чумматор, вычитатель и блок управления, причем входы сумматора соединены с выходами первого и второго умножителя, первый и второй входы первого умножителя соединены соответственно с вторым выходом первого блока памяти, первьм входом третьего умножителя и выходом второго блока памяти, вторым входом четвертого умножителя, выход которого соединен с вторым входом вычитатепя, первый вход которого соединен с выходом третьего умножителя, а выход является вьгходом косинуса устройства и соединен с информационным входом третьего блока памяти, выход которого соединен с вторыми входами третьего и второго умножителя, первый вход последнего соединен с первым входом четвертого умножителя и первым выходом первого блока Памяти, информацирнные входы которого соединены с входами опорного значения функции устройства, а упраляющий вход - с управляюрдимн входами второго и третьего блоков памяти и выходом блока управления, первый вход которого соединен с входом аргумента, а второй - с тактовым входом устройства, выход синуса устройства соединен с выходом сумматора и информационньм входом второго блока памяти..

Кроме того, блок управления содержит элемент И, счетчик, группу элементов НЕ, сумматор по модулю два, элемент И-НЕ, вход и выход котрого соединены соответственно с выходом сумматора по модулю два и первым входом, элемента И, второй вход и выход которого соединены соответственно с вторым входом блока управления и.входом счетчика, выходы которого через соответствующие эле-« менты НЕ группы соединены с первой группой разрядных входов сумматора по модулю два, вторая группа которых соединена с первым входом блока управления, выход которого соединен с выходом элемента И.

Недостатком известного устройств является низкое быстродействие.

Цель изобретения - повьш1ение быстродействия.

Поставленная цель достигается тем, что в устройство для вычисления функций синуса и косинуса, соде3I

жащее три блока памяти, четыре умножителя, сумматор, вычитатель и блок управления, причем выходы первого и второго умножителей соединены с соответствующими входами сумматора, выход которого соединен с выходом синуса устройства, выходы третьего и четвертого умножителей соединены соответственно с первым и вторым вхо дами вычитателя, выход которого соединен с выходом косинуса устройства, вход опорного значения которого соединен с информационным входом первого блока памяти, выход сумматора соединен с информационным входом второго блока памяти, выход которого соединен с первыми входами первого и четвертого умножителей, вторые входы которых объединены, выход вычитателя соединен с информационным входом третьего блока памяти, выход которого соединен с первыми входами второго и третьего умножителей, вторые входы которых объединены, причем блок управления содержит первый элемент И, счетчик, группу элементов НЕ и сумматор по модулю два, первый вход которого соединен с входом аргу мента устройства, тактовый вход которого соединен с первым входом первого элемента И, второй вход сумматора по модулю два через элементы НЕ группы соединен с выходом соответствующих разрядов счетчика, синхровход которого соединен с выходом первого элемента И и подключен к выходу управления памятью блока управления, входы управления записью-чтением первого, второго и третьего блоков памяти соединены с выходом управления памятью блока управления, дополнительно введены первый и второй коммутаторы, первые информационные входы которых соединены соответственно с первым и вторым выходами первого-блока памяти, вторые информационные входы коммутаторов соединены соответственно с выходами второго и третьего блоков памяти, выходы первого и второго коммутаторов соединены соответственно с вторыми входами второго и третьего коммутаторов, причем в блок управления введены второй элемент И и узел формирования останова, выходы разрядов сумматора по модулю два соединены с входами второго элемента И, причем узел формирования останова

AOI164

содержит четьфе триггера и элемент И, выход которого соединен с вторым входом первого элемента И блока управления и выходом сигнала останова устройства, выход второго и первого элементов И блока управления соединены соответственно с первым и вторым входами первого триггера узла формирования останова, выход которого соединен с управляющими входами первого и второго коммутаторов и первым входом второго триггера узла формирования останова, второй вход и прямой выход которого соединены соответственно с выходом первого элемента И блока управления и первым входом третьего триггера узла формирования останова, второй вход и выход которого соединены

20 соответственно с входом младшего разряда аргумента устройства и первым входом элемента И узла формирования останова, второй вход которого соединен с выходом четвертого

5 триггера узла формирования останова, первый и второй входы которого соединены соответственно с инверсным входом второго триггера и входом логического нуля устройства,

0 Количество тактов пх, для предлагаемого устройства составляет для четного аргумента

tn

-t-1

т, jj для нечетного аргумента , .2 ,

где т- количество тактов для устройства-прототипа .

40

На фиг.1 приведена блок-схема устройства , на фиг.2 - блок управления, вариант реализации, на фиг.З узел формирования останова, вариант;на фиг.4 - временные диаграммы работы узла формирования останова.

Устройство содержит блок 1 управления, первый 2, второй третий 3- блоки памяти, умножитеоти 4 -4 ,

сумматор 5, вычитатель 6, коммутаторы 7, вход 8 аргумента, тактовый 9 вход устройства, вход 10 опорного значения устройства, выход 11 блока управления (управление блоками памяти) И ВЫХОД 12 блока управления (управление коммутаторами).

Блок 1 управления содержит сумматор 13 по модулю два, первьй элеSмент.и 14, счетчик 15, группу элементов НЕ 16, второй элемент И 17, узел 18 формирования останова, выход 19 второго элемента И и второй 20 выход узла формирования останова Узел формирования останова содержит первый 21, второй 22, третий 23 и четвертый 24 триггеры и элемент 25 И. Предлагаемое устройство работает следующим образом. Триггеры 21 и 22 устанавливаются в О, триггеры 23 и 24 - в 1 (цепи установки не показаны). Таким образом на выходе 20 узла формирова ния останова устанавливается разрешающий уровень для прохождения такт вых импульсов по входу 9. Нулевой уровень на выходе 12 блока управления разрешает прохождение через ком мутаторы 7 информации с блока 2 памяти, единичный уровень - с блоков 3 памяти. Пусть необходимо вычислить синус и косинус для случая (случай А), когда угол равен 10 (четный). На информационном входе блока 2 памяти находится значение sin 1 и cos 1°, На первом такте работы устройств на вход 8 поступает аргумент данной функции, т.е. (lOlOj . При этом (п-1) старшие разряды аргумента, т.е. 101, поступают на входы сумматора по модулю два, а младший разряд, т.е. О, поступает на информационный вход триггера 23 Данные (п-1) старшие разряды аргумента и значение, записанное в сче чике 15 (в начальный момент 000), суммируются в сумматоре 13 по модул два, пригем в сумматор 13 из счетчи ка 15 поступает инверсное значение При несовпадении значений, подаваемых на сумматор 13, на выходе второго элемента И 17 получают О, т.е состояние триггеров 21-24 не меняется и первый тактовый импульс через элемент И 14 поступает на счетчик 15 и блоки памяти. На первом выходу блока 2 памяти получают значение sin 1®, на втором выходе cos 1 . Значение sin 1 поступает на входы умножителей 4 и 4 , значение сов на входы умножителей 4 и 4. В то же время из блока 3 памяти по сигналу, едущему с блока t управления, поступает 66 на вход умножителей 4 и 4 записанный ранее О, из блока 3 памяти на вход умножителей и 4 - записанная ранее 1. Полученное на выходе умножителя значение sin 1 поступает через сумматор 5 в блок 3 памяти. Полученное на выходе умножителя 4, значение cos 1° поступает через вычитатель 6 в блок 3 памяти. На втором такте работы снова происходит суммирование по модулю два (п-1) старших разрядов аргумента и кода, записанного в счетчике 15. Из блока 3 памяти поступает на вход у1.1ножителей 4 и 4 значБние sin 1°, из блока 3 - на вход умножителей 4 и 4 значение cos 1°. После перемножения соответствующие произведения поступают на сумматор 5 и вычитатель 6. На выходе сумматора 5 получают значение sin 2°, на выходе вычитателя 6 - значение cos 2, которые заносятся соответственно в блоки 3 и 3j памяти. На следующих тактах работы находят sin 3°, cos 3°, sin 4°, cos 4°. При определении sin 5° (cos 5°) значение, записанное в счетчике 15 уравнивается со значением (h-1) старшими разрядами аргумента, на выходе элемента 17 И появляется 1 (фиг. 4)., В следующем такте работы данная 1 по переднему фронту тактового импульса устанавливает триггер 21 в 1, открывая коммутаторы 7 по другим входам (рис. 4 в), т.е. на выходе сумматора будет значение sin 10 на выходе вычитателя - значение cos 10°, которые поступают на блоки 3 памяти. В следующем такте работы триггер 22 устанавливается в 1, положительный перепад которой заносит в Триггер 23 информацию с младшего , разряда аргумента, т.е. О (фиг.43), который через элемент И 25 поступает на элемент И 14 и останавливает работу устройства. Если угол (случай Б) равен 11 (нечетный), на информационный вход триггера 23 поступает 1. Работа устройства происходит аналогично случаю А до момента вычисления sin 10°, cos 10° (щестой тактовый импульс). При поступлении седьмого тактового импульса триггер 21 сбрасывается

(фиг.4в), т.е. разрешает прохождение информации с блока 2 памяти на выходы коммутаторов 7, на выходе триггера 23 подтверждается уровень 1 (фиг. 4е). На выходе вычитателя 6 получают cos 11, на сумматора 5 - sin 11°.

При поступлении следующего импульса триггер 22 сбрасывается в О (фиг.4г), устанавливая, в О триггер 24 (фиг.4),который через элемент И 25 поступает на элемент И 14 и останавливает раЬоту устройства.

/fffnf 6 tnf

у tU9lH9i9P9fV

WfOfMlfOt

iHMftff/mrHftfiCnil

fnfietjwtut KtMv ftmaMM

Последний тактовый импульс имеет длительность, равную задержкам на элементах 22, 23 и 25, т.е. является укороченным. Блоки памяти построены таким образом, что для их работы длительность тактовых импульсов должна быть намного больше, т.е. последний импульс не меняет их состояния.

Применение предлагаемого устройства для вычисления функций синуса и косинуса позволяет повысить быстродействие /4/1,9 раза (для области

of).

J

г fg hao3 9торого ft JJifffet/ma И SnpaSjtfHia Sfloiтми памяти 9 tmd аргумента ynpaojifHue fOfft y/TTirmffflofifU дторойоыжоЗ улла фврнирв а 1и останови

п

и

е

JK

ФигЛ