Цифроаналоговый преобразователь Советский патент 1985 года по МПК H03M1/66 

держки, два элемента И, первые входы которых соединены с соответствующими выходами блока контроля четности и нечетности, вторые входы - с инверсными выходом триггера, а выходы

элементов И и прямой выход триггера соединены соответственно с первым, вторым и третьим управляющими входами коммутатора.

ЦИФРО-АИА.ПОГОВЫЙ ПРЕОБРАЗОВАТЕЛЬ, содержшций первый регистр, входы которого соединены с входной шиной, источник опорного напряжения, блок разрядных ключей, первый- вход которого соединен с выходом источ:ника опорного напряжения, матрицу резисторов, входы которой подключены к выходам блока разрядных ключей, усилитель, вход которого соединен с выходом матрицы резисторов, я выход - с выходной шиной, отличающийся тем, что, с целью повьппения быстродействия, в него введены дополнительный блок разрядных ключей, второй регистр, входы которого соединены с выходами первого регистра, первый блок вычитания, первые входы которого подключены к выходам первого регистра, а вторые входы - к выходам второго регистра, блок умножения, входы которого соединены с выходами первого блока вычитания, второй блок вычит.шия, первые входы которого соединены с шиной кода нуля, а вторые входы подключены к выходам блока умножения, коммутатор, первые входы которого соединены с выходами блока умножения, вторые входы - с выходами второго блока вычитания, а третьи входы - с шиной кода нуля, сумматор, первые входы которого подключены к .выходам коммутатора, вторые входы к выходам первого регистра, выходы младших разрядов - к вторым входам блока разрядных- ключей, выходы старших разрядов - к первым входам допол нительного блока разрядных ключей, (Л второй вход которого соединен с выходом источника опорного напряжения, допрлнительная матрица резисторов, m входов которой подключены к соответствующим выходам дополнительного блока разрядных ключей, а .выход к входу усилителя, линия задержки, 01 вход которой соединен с шиной синхю ронизации, входом синхронизации перо вого регистра, элемент ИЛИ, входы D которого соединены с первыми выходами линии задержки, счетчик, счетный вход которого подключен к выходу элемента ИЛИ, а вход установки в нулевое состояние - к шине синхронизации, блок контроля четности и нечетности, входы которого соединены с выходами счетчика, триггер, входы установки в нулевое состояние которого подключен к шине синхронизации, а вход установки в единичное состояние - к входу синхронизации второго регистра и второму выходу линии за

1

Изобретение относится к вычислительной технике, а именно к средствам преобразования информации из цифровой формы в напряжение, и может использоваться в аналого-цифровых преобразователях, цифровых фильтрах, дисплеях на электроннолучевых трубках для формирования сигналов развертки, вычислительных и управляющих системах.

Известны цифро-аналоговые преобразователи (ЦДЛ), содержащие запоминающий регистр, стабилизированный источник опорного напряжения и цифроаналоговый декодер, состоящий из аналоговых ключей и цепочки прецизионных резисторов. В таких ЦАП подлежащий преобразованию цифровой код записывается в триггерньпт регистр. КаждьА триггер регистра управляет аналоговым ключом, который, в зависимости от своего состояния, либо отсоединяют либо подсоединяют к соответствующему вх.оду резистивной цепочки напряжение опорного источника или полученный из него ток. Резистивная цепочка делит опорное напряжение или полученный из него ток таким образом, что образующееся на выходе ЦАП приращение напряжения пропорционально эквнвадентному весу разряда входного числа LNПоскольку такие ЦАП не содержат выходного усилителя, они чаще всего гораздо дешевле преобразователей с усилителем на выходе. Однако они не могут быть термостабильными, так как температурная нестабильность многозвенной цепочки резисторов непосредетвенно сказывается на выходном сигнале. Кроме того, они неуйиверсалънм, так как допускают подключение только высокоомной нагрузки.

Наиболее близким техническим решением к изобретению является ЦАП, содержащий первый регистр, входы которого соединены с вх.одной шиной, источник опорного напряжения,,блок разрядных ключей, первые входы которого подключены к выходу источника опорного напряжения, а другие входы - к выходам первого регистра, матрицу резисторов, входы которой соединены с выходами блока разрядных ключей, суммирующий усилитель, вход которого подключен к выходу матрицы резисторов, а выход соединен с выходной шиной 23.

Недостаток известного,ЦАП - низкое быстродействие. Причина этого длительный переходный процесс в согласующем усилителе, обусловленный наличием в схеме паразитных реактивных элементов. При этом длительность переходных процессов увеличивается с увеличением количества разрядов входного числа, так как возрастают требования к точности преобразования, т.е. более точные ЦАП требуют большего времени установления выходного сигнала.

Цель изобретения - повьпиение быстродействия ,преобразователя.

Поставленная цель достигается тем, что в ЦАП, содержащий первый регистр, входы которого соединены с входной , источник опорного напряжения, блок разрядных ключей, первый вход которого соединен с выходом источника опорного напряжения, матрицу резисторов, входы которой подключены к выходам блока разрядных ключей, усилитель, вход которого соединен с выходом резисторов, а выход с выходной шиной, введены дополнительный блок разрядных ключей, второй регистр, входы которого соединены с выходами первого регистра, первый блок вычитания, первые входы которого подключены к выходам первого регистра, а вторые входы - к выходам второго регистра, блок умножения, входы которого соединены с выходами первого блока вычитания, второй блок вычитания, первые входы которого соединены с шиной -кода нуля, а вторые входы подключены к выходам блока умножения, коммутатор, первые входы которого соединены с выходами блока умножения, вторые ВХОДЫ - с выходами второго блока вычитания, а третьи вхды - с шиной кода нуля,сумматор,пер-вые входы которого подключены к выходам коммутатора, вторые входы - к выходам первого регистра, выходы младших разрядов - к вторым входам блока разрядных -ключей, выходы старших раз рядов - к первым входам дополнительного блока разрядных ключей, второй вход которого соединен с выходом источника опорного напряжения, дополнительная матрица резисторов, т входов которой подключены к соответствующим выходам дополнительного блока разрядного ключей, а выход - к входу усилителя, линия задержки, вход которой соединен с шиной синхронизации, входом синхронизации первого .регистра, элемент ИЛИ, входы которого соединены с первыми выходами линии задержки, счетчик, счетньм вход которого подключен к выходу элемента HIttlj а вход установки в нулевое состояние - к шине синхронизации, блок контроля четности и нечетности, входы которого соединены с выходами счетчика, триггер, вход установки в нулевое состояние которого подключен к шине синхронизации, а вход установки в единичное состояние - к входу синхронизации второго регистра и второму выходу линии задержки, два элемента И, первые входы которых соединены с соответствующими выходами блока контроля четности и нечетности, вторые входы .с инверсным выходом триггера, а выходы элементов И и прямой выход триггера соединены соответственно с первым, вторым и третьим управляющими входами коммутатора,

На фиг. 1 изображена структурная схема предлагаемого ЦАП; на фиг. 2 - 5 - времен(1ые диаграммы, поясняющие его работу.

ЦАП содержит первый регистр 1, источник 2.опорного напряжения, блок 3 разрядных ключей, матрицу 4 резисторов, усилитель 5, второй регистр 6, первый блок 7 вычитания, блок 8 умножения, второй блок 9 вычитания, коммутатор 10, сумматор 11 дополнительный блок 12 разрядных

ключей,- дополнительную матрицу 13 резисторов, линию 14 задержки, элемент ИЛИ 15, счетчик 16, блок 17 контроля четности и нечетности, триггер 18, первьй 19 и второй 20 элементы И.

Входы первого регистра 1 соединены с входной шиной, на которую поступает преобразуемьм код. Выход первого регистра 1 подключен к входам второго регистра 6, первым входам первого блока 7 вычитания и вторьм входам сумматора 11. Выходы второго

регистра 6 соединены с вторыми входами блока 7 вычитания, выходы которого через блок 8 умножения подключены к первым входам коммутатора 10 и вторым входам второго блока 9 вычитания, первые входы которого соединены с шиной кода нуля и третьими входами -коммутатора 10. Выходы второго блока 9 вычитания подключены к вторьм входам коммутатора 10, выходы которого соединены с первыми входами сумматора 11. Выходы старших разрядов сумматора 11 подключены к первым входам блока 12 дополнительных ключей, вторые входы которых соединены с выходом источника 2 опорного напряжения и первыми входами основных ключей, вторые входы которых подключены к выходам блока 3 младших разрядов сумматора 11. Выходы блока 3 разрядных ключей через матрицу 4 резисторов соединены с входом усилителя 5. Выходы дополнительного блока 12 разрядных ключей через дополнительную матрицу 13 резисторов подключены к входу усилителя 5, выход которого соединен с выходной шиной.

Второй регистр 6 служит для хранения предыдущего по отношению к содержимому регистра 1 значения входного кода ЦАП. Первый блок 7 вычитания формирует разность между новым (уменьшаемое) и предыдущим (вычитаемое) значениями входного кода ЦАП. Блок 8 умножения умножает выходную ЦИФРУ первого блока 7 вычитания на постоянное положительное число Кн S1масштабный коэффициент. Второй блок вычитания служит для нахождения разности между нулем (уменьшаемое) и выходньм кодом (вычитаемое) блока 8 умножения и предназначен для формирования числа, противоположного по знаку выходному числу блока 8 умножения. На выход коммутатора 10 поступает одна из Трех его входных комбинаций в зависимости от того, на каком из трех его управляющих входов (прямой выход триггера 18, выход элемента И 19, выход элемента И 20) присутствует единичный уровень (соответствие информационны;; и управляю щих входов будет показано). Сумматор 11 - обычньй двоичный комбинационный сумматор. Дополнительные блок 12 разрядных ключей и матрица 13 резисторов представляют собой один или более добавочных разрядов ЦАП, являющихся последующими более старши ми по весу по отношению к самому старшему из основных разрядов ЦАП. Цифровые блоки 6-10 предназначены для формирования управляющих сигналов - кодов, блоки 14-20 управляются переключением этих кодов. Момен ты времени, в которые необходимо переключать управляющие сигналы, задаются с помощью линии задержки, на вход которой поступает внешний синхроимпульс. Выход линии 14 задержки, связанный с входом синхронизации вто рого регистра 6 и входом установки нуля триггера 48, соответствует мак симальной задержке сигнала в этой линии. Функции стандартных блоков 15-17 полностью определяются их названиями и не требуют дополнительных пояснений. Следует лишь уточнить, что когда элементы И 19 и 20 открыты единичным потенциалом с инверсно го вькода триггера 18, то при четном содержимом счетчика- 16 на выход коммутатора 10 передается выходной код &1ока 8 умножения, а при нечетном - выходной код второго бпока 9 |вычитання. Когда элементы,И закрыты, нулевьм потенциалом с инверсного выхода триггера 18 единичньй потенциал его прямого выхода разрешает передачу на выход коьмутатора 10 кода нуля. . Устройство работает следующим образом. Дпя наглядности представления характера переходных процессов на 1 выходе ЦАП рассмотрим в качестве примера случай, когда работа аналоговых узлов ЦАП (блоков 4, 13, 15) описывается дифференциальным уравнением второго порядка. Это означает, что состояние ЦАП, как объекта управления, полностью характеризуется Двумя координатами - уровнем выходного напряжения и его первой производной по времени, т.е. скоростью изменения этого напряжения. Цель оптимального в смысле быстродействия управления переходным процессом в ЦАП состоит в том, чтобы за наименьшее время довести уровень выходного напряжения до заданного значения (соответствукнцего новому значению входного цифрового кода), но так, чтобы к этому же моменту времени скорость изменения выходного напряжения оказалась равной нулю. Цикл работы начинается с приходом внешнего синхронизирующего импульса. По этому импульсу очередной (новьй) входной код ЦАП записывается в первьй регистр 1, счетчик 16 и триггер 18 устанавливаются в нулевое состояние, а сам импульс поступает иа вход линии 14 задержки. Единичный потенциал инверсного выхода триггера 18 открывает элемент И 19 и 20, Нулевое состояние счетчика 16 воспринимается блоком 17 контроля четности и нечетности как четное число, поэтому на выходе чет этой схемы и на выходе связанного с ним элемента И 19 появляется единичньй уровень. В результате этого на выход коммутатора 10 передается выходной код блока 8 умножения. После записи нового кода содержимое первого регистра 1, в общем случае, изменяется на некоторую величину йКц. В известном ЦАП новый входной код, и только он, сразу и непосредственно поступает иа входы блока 3 разрядных ключей, в результате чего на выходе усилителя 5 происходит некоторый переходной процесс, изображенный на фиг. 5 кривой АЖ и являющийся реакцией аналоговых узлов схемы ЦАП на скачок входного сигнала. В предлагаемом ЦАП новь входной код поступает на первые входы сумматора 11. Кроме того, он подается на первьА блок 7 вычитания, на вькоде которого формируется величина раэнос ти межд новым и прежним кодом, хранящимся во втором регистре 6. Эта разность, обозначенная ДК,, увеличивается в масштабе до величины ДК (фиг. 2) при помощи блока 8 умножения и через коммутатор 10 подается вторые входы сумматора 11 (фиг. 3). При этом на входах блоков 3 и 12, т.е. на выходах сумматора 11, оказывается (фиг. 4) код, отличающийся о значения нового входного кода на величину 4 К (знак отличия совпадает с знаком JK). Благодаря тому, что впредлагаемом ЦАП начальный скачок значения Щ1ФРОВОГО кода на входах аналоговых ключей разрядов всегда больше дейст вительного изменения входного кода ЦАП, происходит форсирование переходного процесса на выходе ЦАП, и этот процесс имеет тенденцию развиваться по кривой АБД (фиг. 5). В определенный момент времени t(достигнута точка Б) процесс должен быт заторможен, чтобы предотвратить пер регулирование. Осуществляется это следующим образом. По импульсу с пе вого выхода линии 14 задержки содер жимое счетчика 16 устанавливается равньи единице. При этом на выходе нечет блока 17 контроля четности и нечетности возникает единичный потенциал, а на выходе чет - ну, левой. В результате на выход коммутатора 10 передается выходной код второго блока 9 вычитания, т.е. величина -ДК (фиг. 1,3 и 4), и выходное напряжение ЦАП от момента t имеет тенденцию изменяться по криво БЕЕ (4мг. 5). Момент tj, в который выходное напряжение ЦАП достигает стационарного уровня, соответствующего новому входному коду, а первая производ ная выходного напряжения ЦАП по вре мени становится равной нулю, являет ся окончанием процесса управления. Индикатором этого момента служит появление на последнем (в данном примере - втором) выходе линии 14 задержки импульса, по которому соде жимое регистра 1 переписывается во второй регистр 6, а триггер 18 пере водится в единичное состояние. Единичный уровень прямого выхода триггера 18 разрешает передачу на выход коммутатора 10 кода нуля. В итоге на выходе сумматора 11 оказывается тот же код что. и на выходе регистра 1, т.е. новый входной код, и поэтому переходной процесс на вькоде ЦАП в действительности развивается по линии АБВГ (фиг. 5), т.е. заканчивается в точке В. На этом цикл работы ЦАП заканчивается. Для реализации предлагаемого устройства необходимо вначале выбрать количество дополнительных (старших) разрядов, за счет которых обеспечивается возможность форсирования переходш.1х процессов в ЦАПе, а затем.произвести расчет оптимальных для наихудшего случая значений времени переключения (в рассмотренном примере - Ц и t,), которые определяют параметры линии 14 задержки, Выбор числа дополнительных (старших) разрядов (один или более) осуществляется произвольно. При этом автоматически определяется величи- на постоянного масштабного коэффициента К, на которьй умножается в блоке 8 выходной Код первого блока 7 вычитания. Этот коэффидаент должен задаваться таким, чтобы при максимальном изменении входного кода п-разрядного ЦАП, т.е. на величину 2 , значения кодов на входах аналоговых ключей разрядов, вызывающие форсирование переходного пррцесса на выходе ЦАП, отличались от максимального или минимального входного кода на величину, равную половине разности между числом , соответствующим .полному диапазону зыходного (или входного) сигнала ЦАП с учетом его дополнительных {старших) разрядов, и числом, соответствующим диапазону работы основного ЦАП. Такое условие следует из необходимости для оптимального управления переходньи процессом обеспе 1ивать равные по модулю и противоположные по знаку приращения управлякицего параметра. Это означает, что для двух крайних случаев работы ЦАП нужно увеличивать на определенную величину максимальный входной код ЦАП ипи jMeHbmaTb на такую же величину минимальный входной код ЦАП. Поэтому, если п - число основных, am- число дополнительных разрядов ЦАП, то масштабный коэффициент Km блока 8 умножения должен вычисляться по формуле () Другими словами, при форсировании .переходного процесса на выходе ЦАП в указанных крайних случаях всегда используется наибольшее значение управляющего сигнала, обес печиваемое введением Q устройство дополнительных (старших) разрядов ЦАП. Для любых других ситуаций приращение управляющих кодов йК (фиг.2во столько раз меньше максимально возможного, во сколько раз изменение .ДКн входного када ЦАП меньше ег рабочего диапазона, т.е. числа 2. Поэтому, вследствие линейности блоков 4, 13 и 5, при любых изменениях входных кодов ЦАП сокращение дпител нести переходного процесса на его вьосоде происходит в одно и то же чи ло раз, являкицееся максимально возможным дпя наихудшего случая. Для о ™ь«х .„з„о„одоп„л1,: нее сокращение длительности переходнее сокрашение илйтельногти nonovnnного процесса при использовании резерва по увеличению управляющего сигнала А К,1 (фиг. 2-4). Но быстродей ствие ЦАП все равно определяется вре меяем установления дпя наихудшего 9110 случая, которое в предлагаемом устройстве минимизируется. Расчет параметров оптимального управления, т.е. моментов бремени переключения управляющих кодов, производится для наихудшей ситуации либо путем построения математической модели аналоговой части ЦДЛ, либо по его экспериментально снятым динамическим характеристикам. При этом, как уже отмечалось, значение управляющего параметра (цифрового кода) в наихудшей ситуации принимается равным половине диапазона, задаваемого дополнительно введенными т разрядами ЦАП. Технико-экономические преимущества предлагаемого ЦАП по сравнению с известным заключаются в следующем. В предлагаемом ЦАП за счет введения дополнительных блоков, реапизуютщх специальный вид управления переходньм процессом, достигается повьввение быстродействия. Это сопровождается и повышением сложности устройства. Однако большинство из дополнительных введенных блоков (13 и 15) являются цифровыми и очень простьм, поэтому стоимость предлагаемого устройства. .. «ои уровень техно логии электронной промыиленности, возрастает несущественно. Быстродействие же является одной из основных характеристик ЦАП, и его повьшение значительно расширяет область примеения устройства.

О.

а

Цифровой код

ДКн

иифОов ш код

fСигнал на выводе Злока Ю

л/с. tt fa...

1 ифро9л

KW

к Сигнал на бымде блока П

tz

i.

HiaSehb нового USM

8ш

Сигнал на 6ь1Ао8е 5лона8

Сигнал на выходе блока 7

ЛКк

Сигийл йо Ьыхойе SAWO 9

Фиг. 2

Фиг,3 fM«

i

ФщЦ