Устройство преобразования Адамара для цифровых последовательностей Советский патент 1985 года по МПК G06F17/14 

1 1

Изобретение относится к автоматике и вычислительной технике и может быть использовано в аппаратуре обработки звуковых и видеосигналов, для цифровой фильтращш и т.д.

Целью изобретения является упрощение устройства.

Функциональная схема устройства представлена на чертеже.

Скема содержит генератор тактов 1, регистр 2 сдвига, блок 3 преобразования в дополнительный код. сумматор 4 J регистр 5 сдвига, элементы И 6 и 7, счетчик 8, сумматор по модулю два 9, счетчик 10, элементы И 11.

Устройство работает следующим образом.

На вход элементов И 11 последовательно поступают отсчеты F (к) входного сигнала (К 1-2, К1 - порядок преобразования) , представленные т-разрядными двоичными числами. Значения аргумента (номера К отсчетов) отсчитываются счетчиком 10. Г При калодом значении аргумента последовательно формируются значения всех 2 функций Уолша, которые поступают на управляющий вход блока 3 преобразования в дополнительный код. В формировании функций Уолша участвуют счетчик 8, группа элементов И 7 и сумматор по модулю два 9. Промежуточные преобразованные результаты накапливаются в m2 -разрядном регистре 5 сдвига. Каждому коэффициенту преобразования соответствует группа из m разрядов регистра 5. Последующее промежуточное значение

902

Ск+1 коэффициента получается в результате операции F(k) + Ск, выполняемой при помощи блока 3 преобразования в дополнительный код и сумматора 4, причем знак опера1-(ии определяется значением функции Уолша. Управление регистром 5 при считывании промежуточных результатов и записи новых осуществляются импульсами, вырабатываемыми регистром 2 сдвига совместно с элементами И 6. Цикл работы блоков 2 и 6 составляет m тактов, в течение которыхрегистр 2 заполняется единицами, а затем сбрасывается на ноль по установочному входу R. При этом в начале каждого цикла синхронизируется прием результата суммирования на сумматоре 4 в первую группу из m разрядов регистра 5, затем в течение га тактов осуществляется сдвиг информации из каждой предыдущей группы из m разрядов в последующую группу. Результаты преобразования после обработки 2 -го входного отсчета хранятся в регистре 5 и могут последовательно выводиться через последнюю группу из m разрядов.

Предлагаемое устройство значительно проще известного. Так для обработки входной матрицы размерностью 256 X 256 в известном устройстве требуется 65536 сумматоров, для матрицы 1024 х 1024 - 1048576 сумматоров и т.д. , .тогда как предлагаемое решение позволяет обойтись одним сумматором независимо от размерности матрицы.

УСТРОЙСТЮ ПРЕОБРАЗОВАНИЯ АДАМАРА ДЛЯ ЦИФРОВЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ, содержащее генератор тактов, регистры, группы элементов И, сумматор, отличающееся тем, что, с целью упрощения устройства, оно содержит два счетчика, блок преобразования в допопнительный код и сумматор по модулю два, причем выход генератора тактов подключен к первым входам элементов И первой группы и к синхронизирующему входу первого регистра, последовательней информационный вход первого регистра подключен к источнику единичного сигнала, а установочный вход первого регистра - к выходу первого элемента И первой группы, выход (wi-l)-ro разряда первого регистра (т- разрядность обрабатываемых чисел) подключен к второму входу первого элемента И первой группы, инверсный выход гл-го разряда первого регистра подключен к второму входу второго элемента И первой группы, к управляющему входу записи второго регистра и счетному входу первого счетчика, выходы разрядов которого с первого по п -и ( - число функций Уолша в базисной системе) подключены к первым входам соответствующих элементов И второй группы, выход П -го разряда первого счетчика подключен к счетному входу второго счетчика, вьпсоды разрядов которого с первого по П -и подключены к вторым входам соответствующих элементов И второй группы, выходы которых подключены к входам сумматора по модулю два, выход сумматора по модулю два под(Л ключен к управляю«цему входу блока преобразования в дополнительный код, выход которого подключен к первому входу сумматора, второй вход сумматора является информационным входом устройства, а выход сумматора поразрядно подключен к инфор:л мационньв4 входам первой группы из т разрядов второго регистра, сдвигающий вход которого подключен к р ;о выходу второго элемента И первой группы, выход первой группьт из m разрядов второго регистра подключен к инфо1Я4ацнонному входу блока преобразования в дополнительный код, выход группы из га разрядов второго регистра является выходом устройства .