Устройство магнитной записи сигналов цифровой информации Советский патент 1985 года по МПК G11B5/09 

блока контроля, выход которого соединен через счетчик ошибок с вторьм входом первого элемента И, выходом связанного с управляющим входом блока ключей и с входом установки в первое состояние переключателя адресов, выходы которого соответственно соединены с адресными входами блоков оперативной памяти и с входами дешифратора первого адреса, выходом соединенного с перви4 зкодаи второго элемента И, к вы- ходу которого подключены вход установки в О счетчика ошибок и вход переключателя блоков оперативной

памяти, выходами подключенного к первому и к второму дешифраторам номеров блоков оперативной памяти, причем выходы второго дешифратора соединены с первой группой входов блока сравнения и через блок ключей с входами регистра памяти, выходами связанного с второй группой входов блока сравнения, выход которого подключен к третьему входу формирователя импульсов переключения блоков оперативной , памяти, выходом соединенного с i вторым входом второго элемента И.

УСТРОЙСТВО МАГНИТНОЙ ЗАПИСИ СИГНАЛОВ ЦИФРОВОЙ ИНФОРМАЩШ, содержащее входные шины информационных сигналов в параллельном коде, входную шину синхроимпульсов, буферный блок записи, регистр памяти, блок контроля, преобразователь сигналов параллельного кода в последовательный, соединенный информационным выходом и входом управления последовательного вывода информа цш соответственнр с информационные и тактовые входами блока магнитной записи, и генератор сигналов опорной частоты, отличающееся тем, что, с целью повышения достоверности записи цифровой информации, буферный блок записи содержит блоки оперативной памяти, а в устройство введены элемент ИЛИ, переключатель адресов, дешифратор первого адреса, переключатель блоков оперативной памяти, первый и второй дешифраторы номеров блоков оперативной памяти, блок ключей, блок сравнения, перрый и второй элементы И, счетчик ошибок, формирователь импульсов переключения блоков оперативной памяти и формирователь управляющих последовательностей импульсов, первым входом соединенный с входной шиной синхроимпульсов, вторым входом - с первым входом формирователя импульсов переключения блоков оперативной памяти и с выходом генератора сигналов опорной частоты, а первым выходом - с входами управления записью-считьгоанием блоков оперативной памяти, вторым и . третьим выходами соответственно с входами управления последовательным выводом и параллельные вводом сигналов информации преобразователя параллельного кода в последовательный, четвертьм выходом соединенный с входом стробирования блока контроля, пятым выходом - с первьм входом первого элемента И, с сигнальным входом переключателя адресов и с вторьм входом формирователя импульсов переключения блоков оперативной памяти, а шестым выходом - с вхосл дом стробирования первого дешифратора номеров блоков оперативной сл Од памяти, выходы которого подключены к входам сигнала разрешения соотОд ветствующих блоков оперативной памяти, при этом входные шины информационных сигналов в параллельном коде соединены с первой группой информационных входов блока контроля и с информационными входами блоков оперативной памяти, выходы которых через элемент ИЛИ соединены с информационными входами преобразователя сигналов параллельного кода в последовательный, а также с второй группой информационных входов

1

Изобретение относится к приборостроению, а именно к технике магнитной записи, и может быть использовано в автоматизированных системах магнитной регистрации информации телеметрии с целью сокращения объема записываемых цифровых данных путем осуществления выборочной записи отдельных, представляющих для эксперимента интерес, фрагментов непрерывно поступающей информации с обеспечением при этом записи определенного количеств данных, предшествующих началу записываемого фрагмента.

Известно устройство для магнитной записи сигналов цифровой информации, содержащее буферный блок записи-воспроизведения, регистр памят преобразователь параллельного ода последовательный, соединенный информационным выходом и входом управления последовательным выводом инфомации соответственно с информационные и тактовьм входами основного блока магнитной записи, и генератор сигнала опорной частоты 1.

Недостатки этого устройства заключаются в его относительно больши габаритах, массе и потребляемой им электроэнергии, а также в низкой надежности работы его и в не очень высокой достоверности записи с его помощью цифровой информации, так

как в качестве буферного блока записи-воспроизведения применен .аппарат магнитной записи с кольцевьм лентопротяжньм механизмом.

Достоверность передачи цифровой информации таким буферные блоком записи-воспроизведения значительно снижается из-за вьтадений сигнала воспроизведения с магнитной ленты, рабочий отрезок которой многократно реверсируется, т.е. подвергается сильному износу в кольцевом лентопротяжном механизме в течение длительного времени. Креме того, буферный блок записи-воспроизведения, выполненный на основе аппарата магнитной записи, вносит значительные временные искажения в передаваемый им цифровой сигнал, что также ухудшает достоверность последующей выборочной перезаписи информации на основной блок магнитной записи и требует применения специальной системы коррекции временных ошибок, усложняющей устройство.

Наиболее блхзкин к изобретению по технической сущности является устройство магнитной записи сигналов цифровой информации, содержащее щииы ввода информационных сигналов в параллельном коде, входную шину . синхроимпульсов, буферный блок записи-воспроизведения, регистр памяти, блок контроля, преобразователь

3 1

сигналов параллельного кода в последовательный, соединенньй информационым выходом и входом управления последовательного вьгоода информации соответственно с информационньм и тактовьм входами основного блока магнитной записи, и генератор сигналов опорной частоты 2.

Недостатками известного устройства являются невысокая верность записи с его помощью цифровой информации, а также относительно болБшие габариты, масса и потребление электроэнергии.

Цель изобретения - повьппение достоверности записи цифровой информации .

Поставленная цель достигается тем, что в устройстве магнитной saniiCH сигналов цифровой информации содержащем входные шины информационных сигналов в параллельном коде, входную шину синхроимпульсов, буферный блок записи, регистр памяти, блок контроля, преобразователь сигналов параллельного кода в последовательный, соединенный информационным выходом и входом управления последовательного вывода информации соответственно с информационным и тактовым входами блока магнитной записи, и генератор сигналов опорной частоты, буферный блок записи содержит блоки оперативной памяти, а в устройство введены элемент ИЛИ, переключатель адресов, дешифратор первого адреса, переключатель блоков оперативной памяти, первый и второй дешифраторы номеров блоков оперативной памяти, блок ключей, блок сравнения, первый и второй элементы И, счетчик ошибок, формирователь импульсов переключения блоков оперативной памяти и формирователь управляющих последовательностей импульсов, первым входом соединекный с входной шиной синхроимпульсов, вторым входом - с первым входом формирователя импульсов переключения блоков оперативной памяти и с выходом генератора сигналов опорной частоты, а первым выходом - с входами управления записью-считыванием блоков оперативно памяти, вторым и третьим выходами соответственно входами управления послйдо вательным выводом и параллельным вводом сигналов информации

75664

преобразователя параллельного кода в послрдовательньш, четвертым выходом соединенный с входом стробирования блока контроля, пятым выходом 5 с первым входом первого элемента И, с сигна.ттьньм входом переключателя адресов и с вторым входом формирователя ршпульсов переключения блоков оперативной памяти, а шестым

10 выходом - с входом стробирования первого дешифратора номеров блоков оперативной памяти, выходы которого подключены к входам сигнала разрешения соответствующих блоков опера-

15 тивной памяти, при этом входные шины информационных сигналов в параллельном коде соединены с первой группой , информационных входов блока контроля и с информационньми входами блоков

20 оперативной памяти, выходы которых через элемент ИЛИ соединены с информационными входами преобразователя сигналов параллельного кода в последовательньпЧ, а также

5 с второй группой информационных входов блока контроля, выход которого соединен через счетчик ошибок с вторым входом первого элемента И, выходом связанного с управляющим входом блока ключей и с входом установки в первое состояние переклю гателя адресов, выходы которого соответственно соединены с адресными входами блоков оперативной памяти

и с входами деш1 ратора первого адреса, выходом соединенного с первьм входом второго элемента И, к выходу которого подключены вход установки в о счетчика ошибок и вход

0 переключателя блоков оперативной памяти, выходами подключенного к первому и к второму дешифраторам номеров блоков оперативной памяти, причем выходы второго дешифратора

5 соединены с первой группой входов блока сравнения и через блок ключей с входами регистра памяти, выходами связанного с второй группой входов блока сравнения, выход которого

0 подключен к третьему входу фо1 1ирователя импульсов переключения блоков оперативной памяти, выходом соединенного с вторьм входом второго элемента И.

5 На фиг.1 изображена структурная схема предлагаемого устройстваf на фиг.2 - временные диаграммы, поясняющие работу предлагаемого устройства; нЖ фиг.З - в развернутом виде формирователь управляющих последовател ностей импульсов; на фиг.4 - з развернутом виде формирователь импульсов переключения блоков оперативной памяти. Предлагаемое устройство (фиг.1) содержит входные шины 1 информацион ных сигналов в параллельном коде, блоки 2-9 оперативной памяти, образующие совместно буферный блок записи устройства (не выделен) ,эле.мент ИЛИ 10, блок 11 контроля, преобразователь 12 параллельного кода в Последовательный,блок 13 магнитной записи, входную шину 14 синхроимпульсов, формирователь 15 управля щих последовательностей импульсов, генератор 16 сигнала опорной частоты, счетчик 17 ошибок, первый 18 и второй 19 элементы И, переключатель 20 адресов, дешифратор 21 первого адреса, переключатель 22 блоков оперативной памяти, первый 23 и второй 24 дешифраторы номеров блоков оперативной памяти, блок 25 ключей, регистр 26 памяти, блок 27 сравнения и формирователь 28 импуль сов переключения блоков оперативной памяти. Кроме того, в устройстве имеется входная шина 29 сигнала начальной установки в О регистра 26 памяти. Формирователь 15 управляющих последовательностей импульсов (фиг. содержит делитель 30 частоты, первый 31, второй 32, третий 33 и четвертый 34 элементы задержки, первый 35,.второй 36, третий 37 и четвертый 38 одновибраторы, первый 39 и второй 40 инверторы, элемент И 41 и элемент ИЛИ 42. Формирователь 28 импульсов переклочения блоков оперативной памяти (фиг.4) содержит блок 43 выделения фронта импульсов, первый 44 и второй 45 счетчики импульсов, элемент ИЛИ-НЕ 46, первый 47 и второй :48 триггеры, инвертор 49 и первый 50, второй 51 и третий 52 элементы И. Входные шины 1 информационных сигналов в параллельном коде соединены с информационными входами каждого блока 2-9 оперативной памяти, которые могут быть вшюляеиы, например, на интегральных: микросхемах и с первой группой информационных 6 входов блока 11 контроля, Выходы каждого блока оперативной памяти соединены с входами элемента ИЛИ 10, выходы которого соединены с информационными входами преобразователя 12 параллельного кода в последовательный и с второй группой информационных входов блока 11 контроля. Выход преобразователя 12 параллельного кода в последовательный соединен с информационные входом блока 13 магнитной записи. Входная шина 14 синхроимпульсов соединена с первым входом формирователя 15 управляющих последователькостей импульсов, второй вход которого соединен с выходом генератора 16 сигналов опорной частоты и с первьм входом формирователя 28 импульсов переключения блоков оперативной памяти. Формирователь 15 управляющих последовательностей импульсов первым выходом соединен с входом управления записью-считыванием каждого блока 2-9 оперативной памяти, вторьм выходом - с входом управления последовательным выводом информации преобразователя 12 параллельного кода в последовательный и с тактовым входом блока 13 магнитной записи, третьим выходом - с входом управления параллельным информации преобразователя 12 параллельного кода в последова««ьный, четвертым выходом - с стробирования блока 11 контролА, пятым выходом - с первьм входом элемента И 18, с сигнальньм входом переключателя 20 адресов и с вторьм входом формирователя 28 импульсов переключения блоков оперативной памяти, а шестьм выходом - с входом стробирования дешифратора 23 номеров блоков оперативной памяти. Выход бло1са 11 контроля соединен со счетны4 входом счетчика 17 ошибок, выход которого соединен с вторым входом эле1ента И 18, а его выход соединен с управляющим входом блока 25 кпочей и с установочным в входом переключателя 20 адресов, выходами соответственно соединейного с адресньвш входами каждого блока оперативной памяти и с входами дешифратора 21 первого адреса, выходом связанного с перви4 входом элемента И 19, выход которого

71

соединен с установочньм в О входом счетчика 17 ошибок и с входом переключателя 22 блоков оперативной памяти. Выходы этого переключателя соединены с входами первого 23 и второго 24 дешифратора номеров блоков оперативной памяти, выходы второго дешифратора 24 соединены с сигнальными входами блока 25 . ключей и с первой группой входов блока 27 сравнения.

Выходы блока 25 ключей соединены с сигнальными входами регистра 26 памяти, выходы которого соединены с второй группой входов блока 27 сравнения. Входная шина 29 соединена с установочным в О входом регистра 26 памяти. Выход блока 27 сравнения соединен с третьим входом формирователя 28 импульсов переключения блоков оперативной памяти, выход которрго соединен с вторым входом элемента И 19. Каяздый выход первого дешифратора 23 номеров блоков оперативной памяти соединен с входом сигнала разрешения соответствующего блока 2-9 оперативной памяти.

Первый вход формирователя 15 соединенный с входной шиной 14 синхроимпульсов, соединен с входом элемента 31 задержки,с входом элемента И 41 и с установочным в О входом делителя 30 частоты, выполненного на основе счетчика. Второй вход формирователя 15, соединенный с выходом генератора 16 сигнала опорной частоты, соединен с сигнальным (счетным) входом делителя 30 частоты. Выход элемента 31 задержки соединен с входом одновибратора 35, выход которого соединен с , входом инвертора 39 и с первьм выходом (выход импульсов записи) фор;мироватет1я 15, соединеннм с входом управления эаписью-считывани|ем каждого блока оперативной памяти Выход делителя 30 частоты соединен с втор.ьм выходом (выход тактового сигнала последовательной записи информации в блоке 13 магнитной за,писи) формирователя 15, соединенньм с входом управления последовательньм выводом информации преобразователя 12 параллельного кода в / последовательный и с тактовым входом блока 13 магнитной записи. Выход инвертора 39 соединен с вторым

7566

входом элемента И 41 и с входом элемента 33 задержки.

Выход элемента 32 задержки соединен с входом инвертора 40, выход 5 которого соединен с первым входом элемента ИЛИ 42 и с входом элемента 34 задержки. Выход последнего соединен с входом одновибратора 38, выход которого соединен с третьим

О выходом (выход импульсов считьгаания с задержкой) формирователя 15, соединенным с входом управления параллельным вводом информации преобразователя 12 параллельного кода

S в последовательный. Выход элемента 33 задержки соединен с входом одновибратора 37, выходом соединенного с четвертым выходом (выход импульсов контрольного считывания)

Я) формирователя 15, который соединен с входом стробирования блока 11 контроля. Выход элемента 32 задержки соединен также с пятьм выходом (выход сдвинутых синхроимпульсов)

5 формирователя 15, соединенным с вторым входом формирователя 28 импульсов переключения бло1сов оперативной памяти, с первым входом элемента И 18 и с сигнальным входом

0 переключателя 20 адресов. Выход элемента И 41 соединен с вторые входом элемента ИЛИ 42, выход которого соединен с входом одновибратора 36. Выход последнего соединен

. с шестые выходом (выход импульсов разрешения) формирователя 15, соединенным с входом стробирования дешифратора 23 номеров блоков оперативной памяти.

0 Первый вход формирователя 28, соединенный с выходом генератора 16 сигнала опорной частоты, соединен со счетньм счетчика 44 импульсов. Второй вход формирователя 28, соединенный с пятым выходом формирователя 15 управляющих последовательностей импульсов, соединен с входе блока 43 вьщеления фронта импульсов, выход которого

соединен с установочным в О входом счетчика 44 импульсов и с единичным установочным входом триггера 47. Выход первого разряда счетчика 44 Ю4пульсов соединен с первым входом

5 злемен4 а И 50 и с первьм входом элемента И 51. Выход второго разряда счетчика 44 импульсов соединен с вторьм входом элемента И 50 и с входом инвертора 49, выход которого соединен с вторым входом элемениа И 51. Выход элемента И 50 соединен с инверсным счетньм входом счетчика 45 импульсов и с первым входрм элемента И 52. Выход последнего соединен с первым входом элемента ИЛИ-НЕ 46J выход которого соедине с нулевым,установочньм входом триггера 47, а его выход соединен с вторьм входом элемента И 52, выход которого соединен с выходом формирователя 28 и с единичным установочным входом триггера 48. Второй вход элемента ИЛИ-НЕ 46 соединей с третьи входом формирователя 28, соединеиньм с выходом блока 27 сравнения. Инверсный выход триггера 48 соединен с третьим входом элемента 11ЛИ-НЕ 46 и с установочным в О входом счетчика 45 импульсор, выход третьего разряда которого соединен с С-входом триггера 48. D-вход триггера 48 соединен с шиной потенциала логического О.

Блоки оперативной памяти могут быть выполнены, напримерj на интегральных микросхемах, представляющих собой статические оперативные эап шнаищие устройства определенной емкости (в завис шости от типа используемых микросхем), образующие ячейки памяти.

Для получения необходимой задержки передачи (считывания) инфо| 1ацион ных сигналов буферИ1Л4 записи предлагаемом устройстве используются несколько последовательно работающих идентичных блоков оперативной памяти например восемь блоков 2-9, Результирующее время задержки считьгаания информационных сигналов получается при этом равн1 { произведению длительности интервала следования сии хроимпульсов входных параллельных кодов на число ячеек памяти одного блока оперативной памяти и на количество этих блоков.

Элемент ИЛИ 10 могут представлять собой (например) монтажное (проводное) ИЛИ.

Предлагаемое устройство работает следующим образом.

На вторую шину 14 поступают синхроимпульсы (фиг. 2 а), сопровождающие поступающие на входные ши- . ны 1 в параллельном коде информационные сигналы. В течение длительности каяздо го cинxpoи шyльca на информационных входах всех блоков 2-9 оперативной.памяти и на первой группе информационных входов блока 11 контроля присутствуют сигналы: (значения разрядов) соответствующего входного информационного параллельного кода.

Входные информационные сигналы в параллельном коде поочередно, с интервалом следования синхроимпульсов, записываются последовательно сначала в ячейки памяти первого блока 2 оперативной памяти, затем второго блока 3 и т.д. до последнего, восьмого блока 9 оперативной памяти включительно, после заполнения которого запись вновь начинает производиться последовательно в ячейки памяти первого |блока 2 оперативной памяти, затем JBTOporo 3 блока оперативной памяти {и т.д. При этом в момент записи предьщущее содержимое зтой ячейки памяти автоматически стирается. Таким образом, после заполнения всех восьми блоков оперативной памяти в них содержится запись массива информации, поступившей в течение определенного времени тому назад (предьктория). .

Считанная с задержкой из блоков памяти, информация формируется на выходе преобрагователя 12 из параллельного кода в последовательный, который подается на информационный вход блока 13 магнитной записи.

Окончательная запись информации в устройстве производится блоком 13 магнитной записи. Когда возникает необходимость (например, в случае возникновения отклонения одного из параметров контролируемого объекта за допустимые пределы) в осзществлении с данного момента вре мени записи информации, то по команде внешней системы блок 13 магнитной записи переводится в paQo-. чий режим записи информации, при этсм на его магнитную ленту вначале записано определенное количество данных, предшествующих началу записьтаемого интересующего нас сообщения, хранящихся в блоках оперативной памяти.

Поочередное переключение ячеек памяти в каладом блоке 2-9 oneративной памяти осуществляется с помощью переключателя 20 адресов который последовательно формирует на своих выходах параллельные двои ные коды адресов: от нулевого адре са и до адреса последйей ячейки памяти. Циклы формирования кодов всех адресов непрерывно повторяютс Сигналы адресного кода поступают с выходом переключателя 20 адресов на адресные входы каждого блока 2оперативной памяти. Поочередное переключение блоков 2-9 оперативной памяти осуществляется с помощью переключателя 22 блоков оперативной памяти, выходны сигналы параллельного двоичного кода которого дешифрируются строби руемым дешифратором 23 номеров бло ков оперативной памяти. Каждый выход дешифратора 23 соединён с входом сигнала разрешения соответствующего блока оперативной памяти. Сигнал на выходе дешифратора 23, соответствующем номеру работающего в данное время блока оперативной памяти, появляется только в отрезки времени определяемые сигналом, поступающим на вход стробирования дешифратора 23 (фиг.2О. В формировании входного сигнала для переключателя 22 блоков оперативной памяти участвуют дешифратор 21 первого адреса, формирователь 28 импульсов переключения блоков оперативной памяти и элемент И 19, пропускающий выходные импульсы формирователя 28, который запускается каядаК раз при смене адреса, только при включении перво го (нулевого адреса). При большом количестве элементов (разрядов) памяти существует вероятность отказа отдельных элементов. Поэтс у буферный блок запи в предлагаемом устройстве разбит н ряд отдельньос блоков 2-9 оперативной памяти работа каждого из кото рых непрерывно контролируется блоком t1 контроля. Если обнарзживает что в данном блоке оперативной пам ти количество ячеек памяти со сбо ными разрядами (с разрядами памяти искажающими информацию) превышает допустимое значение (равное, напри мер 32), то этот блок оперативной памяти исключается из дальнейшей работы устройства. При этом время 6 задержки информации незначительно сокращается, в частности, на 1/8, что допустимо с учетом сохранения высокой достоверности передачи информации блоками оперативной памяти на запись в блок 13 магнитной записи. К контролю функционирования , блоков оперативной памяти имеют отношение, кроме блока 11 контроля, следующие узлы. Счетчик 17 ошибок обнуляется в момент включения нулевого адреса, т.е. в начале работы каждого блока оперативной памяти, и подсчитывает количество сбойных ячеек памяти одного блока оперативной памяти. Элемент И 18 синхронизирует прохоящение выходного сигнала счетуика 17 ошибок на установочный в первое (нулевое) состояние вход переключателя 20 адресов со сдвинутыми синхроимпульсами. Дешифратор 24 номеров блоков оперативной памяти и блок 25 ключей обеспечивают запись в регистр 26 памяти номера отказавшего блока оперативной памяти. При наличии сигнала на выходе блока 27 сравнения, сравнивающего хранимый в регистре 26 памяти номер отказаввего блока оперативной памяти с номером включенного блока оперативной памяти, формирователь 28 вьщает еце один импульс для переключения устройства на работу со следующим блоком оперативной памяти. В результате этой операции исключается из работы устройства отказавший блок оперативной памяти. Формирователь 15 управляющих последовательностей импульсов управляет работой,всех уздов и блоков предлагаемого устройства. В каждом интервале времени между фронтами двух соседних входных синхроимпульсов,поступающих в устройство по шине 14, последовательно во времени в устройстве осуществляются следзгющие операции. Запись соответствующего данному синхроимпульсу входного инфо1 4ационного параллельного кода в ячейку памяти, соответствующую установленному в предьщущем интервале следования синхроимпульсов, адресу,блока оперативной памяти, соответствующего номеру заданному в данное i

13

время переключателем 22 блоков оперативной памяти (эта операция выполняется в первой половике длительности синхроимпульса). Контрольное считьгаание в параллельном коде только что записанных информационных сигналов из этой ячейки памяти для контроля ее состояния (эта операция производится во второй половине длительности синхроимпульса) . Смена адресов ячейки памяти (эта операция выполняется в середине интервала между синхроимпульсами) . Формирование сигнала о неисправности Данного блока оперативной памяти в случае, если достоверность записи информации в этот блок стала ниже допустимой (эта oneрация по времени производится сразу же после смены адреса). Включение следующего блока оперативной памяти в случаяхJ если после очередной смены адреса был установлен нулевой адрес или если бьш сформирован сигнал об. отказе данного блока оперативной памяти (эта операция производится с небольшой задержкой после смены адреса). Поиск следующего исправного блока оперативной памяти (так называемый обход неисправного блока оперативной памяти). Считывани информационных сигналов из ячейки памяти, соответствующей новому адресу, т.е. считьгаание информации с задержкой для последующей записи ее (при необходимости) в блоке 13 магнитной записи (эта операция выполняется после завершения поиска следующего исправного блока оперативной памяти и до прихода фронта слетогаадего синхроимпульса).

При выполнении оперативной записи, контрольного считывания и считывания с задержкой на шестом выходе формирователя 15 управляющих последовательностей импульсов формируются {шпульсы включения (фиг.2г), которые поступают через дешифратор 23 номеров блоков оперативной памяти на вход сигнала разрешения, соответствующего заданному переключателен 22 номеру блока оперативной памяти, и включают его на соответствующее время.

Для осуществления записи каждого очередного входного информахшонного параллельного кода в ячейку памяти, соответствующую установленному в

57566Н

данный момент адресу, на первом выходе формирователя управляющих последовательностей импульсов 15 формируются с частотой синхроим5 пулБсов импульсы записи (фиг.28), которые по времени расположены внутри первой половины длительности синхроимпульсов. Во время каждого из этих импульсов, поступающих на fO входы управления записью-считыванием блоков 2-9 оперативной памяти, осуществляется запись информационного параллельного кода в соответствующую ячейку памяти. Одновременно с имйульсом записи на вход сигнала разрешения блока оперативной памяти, номер которого в двоичном коде установлен в данный момент на выходах переключателя 22 блоков оперативной памяти, поступает первый импульс включения с соответствующего выхода дешифратора 23 номеров блоков оперативной памяти. Сигнал на стробирующем входе дешифратора

23 и, следовательно, на любом выходе этого дешифратора показан на фиг.2I.

После окончания импульсов записи блойи оперативной памяти находятся

в режиме считывания (низкий уровень сигнала, фиг.2().

На четвертом выходе формирователя 15 управлякицих последовательностей импульсов формируются с час.тотой синхроимпульсов импульсы контрольного считьшания (фиг.59), которые поступают на вход стробирования блока 11 контроля. Каждый импульс контрольного считывания по времени

находится внутри второго импульса стробирования дeшифpatopa 23, расположенного во второй половине длительности синхроимпульса (фиг.2г). Во время действия импульса

контрольного считывания на входе стробирования блока 11 контроля,на его первой группе информационных входов еще присутствуют данные входные информационные сигналы, а на

вторую группу информационных входов блока контроля поступают олько что записанные эти информационные сигналы с выходов включенного в данное время блока оперативной памяти.

В блоке 11 контроля при этом осуществляется поразрядное суммирование по модулю два входных информационных сигналов и сигналов, записанных в ячейке памяти блока оперативной памяти. Если один из символов входного параллельного кода оказывается записанным в блоке оперативной памяти неправильно, то сумма по модулю два этого входного символа и соответствующего ему считанного ошибочного символа не равна нулю. в этом случае сигналы с выхода соот ветствующего сумматора по модулю два стробируются импульсом контрольного считьшания и поступают на выход блока 11 контроля. Выходные импульсы блока 11 контроля подсчитьтаются счетчиком 17 ошибокуМодуль счета которого равен, например, 32. Счетчик 17 ошибок сбрасывается в нулевое состояние каяздый раз при установке нулевого адреса, т.е. в начале цикла работы каждого блока 2-9 оперативной памят В середине интервала нежцу входн ми синхрою1пульсами, на пятом выход формирователя 15 управляющих последовательностей импульсов формируетс сигнал (фиг.2), предетавляюа ий собой сдвинутые на полпериода синхроимпульсы. От переднего фронта кащо го сдвинутого синхроимпульса перекл чается переключатель 20 адресов и запускается формирователь 28 импульсов перекшочения блоков оперативной памяти (фиг.2к). При отсутствии -сигнала на выходе блока 27 сравнения формирователь 28 вццает один шпульс (первый импульс,фиг. 20 . Выходной сигнал (импульс) формирователя 28 поступает на вход переключателя 22 блоков оперативной пам ти и на установочный в нулевое состояние вход счетчика 17 ошибок чере элемент И 19, который управляется выходньм сигналом дешифратора 2t первого адреса. Следовательно, переключение в следующее состояние переключателя блоков оперативной памяти и сброс в нулевое состояние счетчика 17 ошибок производится только при включеняи первого (нулевого) адреса, т.е. при смене блоков оперативной памяти. В промежутке времени между сдвинутьм синхроимпульсом, а именно междт окончанием формирования вы6 6ходного импульса (импульсов) формирователем 28 импульсов переключения блоков оперативной памяти и фронтом следующего входного синхроимпульса, на шестом выходе формирователя 15 управляющих последовательностей импульсов формируется третий импульс стробирования дешифратора 23 номеров блоков оперативной памяти, этот импульс поступает через дешифратор 23 на вход сигнала разрешения, соответствующего выходному коду переключателя 22 данного блока оперативной памяти 2-9, который включается для обеспечения операции считывания с задержкой. (Ыпульсы считывания с задержкой фо1 01руются по времени внутри длительности третьего импульса строг бирования дешифратора 23 на третьем выходе формирователя 15 управляющих последовательностей импульсов. Ин-, пульс считывания с задержкой осуществляет считывание информационных сигналов ячейки памяти, адрес которой перед этим установлен фронтом сдвинутого синхроимпульса, путем параллельной перезаписи этих сигналов в преобразователь t2 параллельного кода в последовательный. Считанная при этом ииформация представляет собой предысторию поведения данного параметра, так как она записана в эту ячейку определенное время тому назад. После прихода фронта следующего входного синхроимпульса повторяются операция записи пришедшего одновременно с этим синхроимпульсом входного информационного параллельного кода в ячейку памяти, эадер- жанные информационные сигналы которой перед этим считаны, и операция контрольного считывания. После прихода фронта сдвинутого синхроимпульса включается адрес, следящей ячейки памяти и через некоторое время из этой ячейки памяти производится считывание задержанной информации для последующей (при необходимости) последовательной записи ее в блоке 13 магнитной записи и т.д. Если же ячейки памяти данного блока оперативной памяти оказываются исправными или число отказавших его ячеек памяти не превьш1ает заданного значения,то за время цикла

рабоп.г этого блока оперативной памяти сигнал на выходе блока 27 сравнен1М отсутствует.

Когда на выходах переключателя 20 адресов опять имеется адрес первой ячейки памяти, то это означает, что запись информации во все ячейки памяти данного блока оперативной памяти заверпгилась.Начинается поочередная запись входных информационных параллельных кодов последовательно во всей ячей ке памяти следующего блока оперативной памяти.

Если же после очередного контрольного считывания из данного блока оперативной памяти, счетчик 17 ошибок насчитьтает заданное число (например532) инпульсов ошибок т,во блок 11 контроля во время работы данного блока оперативной памяти зафиксировал 32 ячейки памяти, дающие сбои информации,на выходе счетчика 17 ошибок устанавливается сигнал (фиг.2) до прихода . сдвинутого синхроимпульса, а в ь омент прихода этого синхроимпульса формируется сигнал (фиг.2х на выходе элемента И 18, которьй поступает на установочный вход переключателя 20 адресов и устанавливает его в нулевое состояние.

Сигнал с выхода элемента И 18 поступает также на управляющий вход блока 25 ключейо Но время действия этого сигналаJ сигнал с выхода деши ратора 24, соответствующего номеру данного, отказавшего блока О11вративной , поступает через соответствующий 3амкнутьй .ключ на соответствующий вход регистра 26 памяти и записывается в нем. Таким образом регистр 26 памяти запоминает номер отказавшего блока оперативной памяти на время дальнейшей работы устройства,

Поскольку выходным сигналом элемента И 18 включен первый адрес то сформированный формирователем 28 первьй импульс проходит через элемент И 19 и переключает в следующее состояние переключатель 22 блоков оперативной памяти. Переключатель 22 при этом задает номер следующего блока оперативной памяти. Пусть блок этой оперативной памяти также

оказывается неисправным. Информация об этом хранится в регистре 26 памяти.

При этом формируется сигнал

(фиг.2|) на выходе блока 27 сравнения, так как сигнал на одном из входов его второй группы входов, .соответствующем номеру включенного, числяшегося неисправным, блока оперативной памяти, совпадает с сиг- ., налом соответствующего входа первой группы входов блока сравнения, поступающего с соответствующего номеру включенного неисправного блока оперативной памяти выхода дешифратора 24.

При наличии сигнала на выходе блока 27 сравнения,формирователь 28 импульсов переключения блоков опе® ративной памяти формирует еще один импульс (фиг.2к), который вторично переключает переключатель 22 блоков оперативной памяти, тем самым задается номер следующего работоспособного блока оперативной памяти, который в регистре 26 памяти не хранится.

После чего сигнал (фиг.2и) на выходе блока сравнения снимается и

0 работа устройства продолжается с ячейками памяти данного исправного блока оперативной памяти.

Таким образом, осуществляется обход ранее зафиксированного неисJ правным блока оперативной памяти в случае обнаружения отказа предьщущего ему блока оперативной памяти, а также каждьй раз в случае обычной смены предьдзпцего ему

® исправного блока оперативной памяти,

Технико-экономическая эффективность предлагаемого устройства состоит в повьппении верности резульS тата записи цифровой информации

(в результате замены буферного блока записи-воспроизведения, выполненного в виде аппарата магнитной записи, на буферный блок, выполненный

t на основе блоков оперативной памяти с использованием микросхем), а также в повышении надежности, уменьшении габаритов, массы и потребляемой мощности, по сравнению с известными устройствами Волна и Цикл.

Фиг.1

0tt2.2

Фиг.З

2t