Устройство для сложения многоразрядных @ -ичных чисел Советский патент 1985 года по МПК G06F7/49 

элемента И соединен с первым входом второго элемента ИЛИ, второй выход которого подключен к прямому выходу сумматора нулевиэации, а выход - к

п-му входу второго элемента ИЛИ следующего q-ичного разряда устройства ик управляющему входу блоков переноса того же q -ичного разряда устройства.

УСТРОЙСТВО ДЛЯ СЛОЖЕНИЯ МНОГОРАЗРЯДНЫХ q-ИЧНЫХ ЧИСЕЛ, содержащее в каждом q-ичном разряде . первый матричный сумматор и первый блок переноса, причем первые входы первого матричного сумматора соеди иены с первой группой входов первого слагаемого данного q-ичного ряда устройства, вторые входы первого матричного сумматора соединены с первой,группой входов второго слагаемого данного q-ичного разряда устройства, а выходы суммы соединены с информационными входами первого блока переноса, информацион ные выходы которого соединены с первой группой выходов суммы данного q-ичного разряда устройства, отличающееся тем, что, с цепью повышения быстродействия, оно содержит в каждом q-rt4HOM разряде матричные сумматоры с второго по п-й и блоки переноса с второго по п-й, а также блок .хранения констант, сумматор „нулевизации, первый, второй, и третий элементы И, первый и второй элементы ИЛИ, причем первые и вторые входы матричных сумматоров с второго по п-й соединены с .входами соответствующих групп входов соответ ственно первого и второго слагаемых данного q-ичного разряда устройства, выходы матричных сумматоров с второго по (п-1)-й соединены с информационными входами соответствующих блоков переноса, информационные выходы которых соединены с соответствующими группами выходов суммы, данного q-ичного разряда устройства, адресные входы блока хранения констант соединены с выходами матричных сумматоров с первого по (п-1)-й, а СЛ С выход соединен с первым входом сумматора нулевизации, второй вход которого соединен с выходом п-го матричного сумматора, первые входы первого и второго элементов И соединены с соответствующими выходами п-го матричного сумматора, а вторые входы подключены к инверсному выходу сумматора нулевизации, прямой выход которого подключен к первому входу первого элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, выходы первого элемента И и первого элемента ИЛИ соединены с соответствующими информационными входами п-го блока переноса, выходы старших цифр матричных сумма торов с первого по (п-1)-й соединены с соответствующими входами третьего элемента И, (п-1)-й вход которого подключен к выходу первого элемента И, а п-й вход - к выходу второго элемента ИЛИ предыдущего q-ичного разряда устройства, выход третьего

Изобретение относится к вычисли™ тельной технике и может быть использовано для построения быстродействук щих арифметических устройств ЭВМ. Цель изобретения - повышение быстродействия. ft чертеже представлена структурная схема одного q-ичного разряда устройства для сложения многоразрядных q-ичных чисел для . Устройство содержит матричные сумматоры 1-3 с входными дешифратора ми 4-9, блок. 10 хранения констант, сумматор 11 нулевизадии, блоки 12-14 переноса, элементы И 15-17 и ИЛИ 18 и 19, Устройство имеет три группы входов 20 первого слагаемого, три группы входов 21 второго слагаемого, три группы выходов 22 суммы, вход 23 переноса и вход 24 переноса в следствующий q-ичный разряд. Устройство работает следуюш.им образом. Пусть исходные числа А и-В представлены в позиционно-остаточной си- стеме счисления в виде Ха. q-; В .qгде &.. q-1}; Ьб(0, q-1} ; 2q f-pJ где Pj - основания системы остаточны классов, (СОК); п - количество основант й СОК в представлении q-ичной цифры m - количество q-ичных разрядов чисел В и А. Поразряднчя сумма S слагаемых a и b. в общем случае образуется по правилу а, + Ь 4- V

1C , V. О, если С; :: q , V 1, еслис -7 q

Исходные числа в позиционно-оста., точном коде поступают на входы 20 и 21 каждого разряда устройства. В предлагаемом устройстве каждый q-ичный разряд выполнен в виде совокупности матричных сумматоров 1-3 по п основаниям системы СОК, между которыми переносы отсутствуют. Блок 10 хранения констант нулевизации представляет собой обычный блок постоянной памяти, в котором каждому сочетанию входных значений вычетов (каждому адресу) соответствует на выходе строго определенная константа. Сумматор 11 нулевизации может быть выполнен табличным или комбинационным, он выполняет роль вычитателя константы нулевизации из результата суммирования по первому (четному) основанию СОК. В простейшем случае первое основание СОК PY 2. тогда сумматор 11 нулевизации работает по модулю два. Если результат сумматора 11 нулевизации равен нулю, то на выход через элементы И 15 и 16 и ИЛИ 18 выдается результат сумматора 1 или 1). Если результат сумматора 11 нулевизации равен единице, то на выход через элемент ИЛИ 18 выдается нуль, т.е. ГО, если с О и с„ Оилис„ 1 1 , если с 1 и С|, 0 Блоки 12-14 переноса осуществляют увеличение на единицу соответствующих сумм Ср, с р, и Срд в зависимости от наличия переноса вследствующий разряд f. на выходе элемента ИЛИ 19. Такое увеличение на единицу легко выполняется при позиционно-унитарном кодировании чисел на выходах матричных сумматоров. 311633 при этом на выходе 22 формирователя находится сумма также по трем основаниям СОК. Таким образом, повышение быстродей-.5 ствия достигается благодаря отсут-ствию переносов в каждом q-ичном

v 21Л ряде и существенно меньшему объему суммирующих матриц и разрядности суммируемых кодов, кодирующих q-ичный разряд. В данном случае одна матрица q х q заменяется п матрицами (п 3), q. х q., где q q.