Устройство для контроля постоянной памяти Советский патент 1985 года по МПК G11C29/00 

Изобретение относится к вычислительной технике и может быть примнено в контрольно-диагностическо аппаратуре для проверки и локализации неисправностей постоянных запоминающих устройств.

Целью изобретения является повыгаение достоверности контроля.

На чертеже изображена структурная схема уст)ойства для контроля постоянной памяти.

Устройство содержит генератор 1 синхросигналов, первый 2, третий 3 и второй 4 счетчики, память 5 эталонных результатов контроля, стеков память 6, первый 7 и второй 8 элементы задержки, блок 9 сравнения, коммутатор 10, регистр 11 сдвига, сумматор 12 по модулю два и регистр (хранения 13 результата контроля. Объектом контроля является постоянная память 14, включающая группу элементов И 15, группу формирователей 16, накопитель 17 и группу пороговых элементов 18,

Память 5 эталонных результатов контроля имеет организацию N разрядов ад рее а J, умноженных на М разрядов данных, где N с +/3, с - разрядность третьего счетчика 3 выбора i группы микросхем; ft - разрядность второго счетчика 4 выходных сигнало М - разрядность сдвигового регистра П .

Информационная разрядность стеко вой памяти 6 равна сумме разрядностей третьего 3 и второго 4 счетчиков, а максимальная информационная емкость равна 2 х М.

Устройство работает следующим образом.

В исходном состоянии первый 2, третий 3 и второй 4 счетчики, и регистр 11 сдвига сброшены. При запуске устройства генератор 1 синхросигналов начинает генерировать импульсы, которые стробируит элементы И 15 g - 5 , при этом на адресные входы накопителя 17 через форми рователи 16а выхода первого счетчика 2 пост ттают адреса, соответствующие выбору ячеек в группе

микросхем, определяемой состоянием третьего счетчика 3.

Начальное состояние второго счетчика 4 обеспечивает появление на входе сумматора 12 по модулю два через коммутатор IО двоичной последвательности, каждый бит которой сооветствует содержимому одного разряд накопителя I7 в обьеме одной группы микросхем. Многочлен, описьгоающий эту последовательность, делится регистром 11 сдвига с линейными обратными связями через сумматор 12 по модулю два на характеристический многочлен регистра сдвига (обычно многочлен максимального периода), соответствующий структуре обратных связей. При этом по окончании входной последовательности регистр 11 сдвига содержит двоичный код остатка, который запоминается регистром 13 хранения результата по сигналу переполнения первого.счетчика 2, после чего регистр 11 сдвига сбрасьшается в исходное состояние этим же сигналом, задержанным вторым элементом 8 задержки. Одновременно в блоке 9 сравнения происходит сравнение реально полученного кода остатка с кодом эталонного остатка, хранящимся в памяти 5 эталонных результатов контроля и присутствующим к этому моменту времени на его информационных входах.

В случае несовпадения этих кодов блок 9 сравнения вырабатывает сигнал ошибки, по которому в стековой памяти фиксируются состояния третьего 3 и второго 4 счетчиков, т.е. адрес группы микросхем и разряд, где произошла ошибка.

Процесс получения реальных остатков повторяется для всех групп микросхем, выбранных новыми состояниями третьего счетчика 3, после переполнения которого происходит смена выбранного коммутатором10 разряда накопителя 17. в стековой памяти 6 хранится вся информация о дефектных микросхемах накопителя, которая затем обрабатьшается ЭВМ или другим устройством отображения информации.

УСТРОЙСТВО для КОНТРОЛЯ ПОСТОЯННОЙ ПАМЯТИ, содержащее первый счетчик, вход которого соединен с выходом генератора синхроимпульсов, дом первого элемента задержки и является управляющим выходом устройства, а выходы являются лервьми адресными выходами устройства, регистр сдвига, информационный вход которого подключен к выходу сумматора по модулю два, тактовьш вход соединен с выходом первого элемента задержки, а одни из выходов : подключены к одним входам сумматор по модулю два, другой вход которого соединен с выходом коммутатора, информационные входы которого являются информационными входами устройства, а адресные входы подключены к выходам второго счетчика, о т л и - чающееся тем, что, с целью повышения достоверности контроля, в него введены третий счетчик, второй элемент задержки, регистр результатаконтроля, блок сравнения, память эталонных результатов контроля и стековая память, причем выход переполнения третьего счетчика подключен к входу второго счетчика, выходы являются вторым адресным выходом устройства, а вход соединен с выходом переполнения первого счетчика, входом второго элемента задержки и с синхровходом регистра результата I контроля, входы которого подключены к выходам регистра сдвига, а выхо(Л ды соединены с входами первой группы блока сравнения, синхровход которого подключен к выходу второго элемента задержки и установочному входу регистра сдвига, выход соединен с управляющим входом стековой памяти, а входы второй группы подключены к выходам памяти эталонных результатов контроля, входы которого соединены с входами стековой памяти и подключены к выходам второго и третьего счетчиков.