Автоматизированный класс для контроля знаний обучаемых Советский патент 1986 года по МПК G09B7/07 

«

Изобретение относится к автоматике и вычислительной технике, в частности к средствам для коллективного контроля знаний, и может быть исполь- зовано в учебном процессе различных учебных заведений.

Цель изобретения - повьшение быстродействия класса за счет увеличения скорости обслуживания готовых терминалов и упрощение класса за счет сокращения общего объема оперативной памяти.

На фиг.1 представлена структура автоматизированного класса; на фиг.2- схема узла опроса.

Автоматизированный класс для контроля знаний обучаемых содержит узел 1 опроса, пульты 2 обучаемых, входной коммутатор 3, элемент 4 задержки элемент И 5, делитель 6 частоты, генератор 7, элементы И 8 и 9, триггер 10 (управления), второй элемент ИЛИ 11, первьш элемент ИЛИ 12, счетчик 13, счетчик 14, блок И 15 и 16 памяти, выходной коммутатор 17, общую информационную шину 18, дещифратор 19 (команд), третий элемент ИЛИ 20, таймер 21, первый 22 и второй 23 од- новибраторы, элемент И 24, триггер 25 (состояния), шифратор 26 (команд) пятый элемент И 27 и элемент И 28.

Узел 1 содержит группу элементов И 29, элемент ИЛИ 30, группы элементов И 31 и 32, триггеры 33 (готовности) , группу элементов И 34 и элемент ИЛИ 35.

Автоматизированный класс работает следующим образом.

После включения питания все узлы памяти системы обнуляются и на общую щину 1S выставляется команда, распознаваемая дешифратором 19 как начальная .установка триггера 10, и запуск генератора 7. Класс позволяет вести непрерывное считывание информации из пультов 2 и передачу ее пакетом в общую шину 18 для дальнейшей обработки на ЭВМ.

Передача информации может осуществляться в трех режимах: по команде - запросу, поступающему по общей шине 18, что обеспечивается сигналом, поступающим из дешифратора 19 через элемент ИЛИ 20 на счотный вход триггера 10; по истечении заданного в таймере 21 времени и в связи с заполнением блока 15, что фиксируется по состоянию счетчика 13.

I

2528081

Узел 1 обеспечивает дисциплину обслуживания : пс рвый пришел - первый обслужился. Для этого в узле 1 размещена группа триггеров 33, фиксирую5 ших требования на обслуживание сообщений, подготовленных в соответствующих пультах 2. Элемент ИЛИ 30 обеспечивает блокировку занесения очередного требования до обслуживания преды10 дущего. Выделение готового к обмену пульта 2 проходит по следующему алгоритму. Если группа элементов 29 не заблокирована, то сигнал опроса из i-ro пульта 2 обучаемого поступает

5 на единичный вход i-ro триггера 33 и взводит его. С помощью элемента ИЛИ 30 поступление следующего требования блокируется, а на выходе элемента ИЛИ 35 появляется сигнал, проходящий

20 через открытые элементы И 34. В результате на выходе i-ro элемета И 31

появляется сигнал, .разрешающий поступление информации через входной коммутатор 3 от i-ro пульта 2.

25

30

35

40

45

50

55

Синхронно с этим сигналом узлом 1 формируется команда Готовность, поступающая в виде единичного сигнала на вход элемента И 5.Команда Готовность тактируется синхроимпульсом с делителя 6 и поступает через элементы И 8 и ИЛИ 11 в счетчик 13, поскольку триггер 10 в нулевом состоянии. Информация из i-ro пульта 2 записывается по адресу, устанавливаемому в счетчике 13, в блок 15. Этот процесс продолжается либо до полного заполнения блока 15, либо До истечения заданного времени (сигнал от таймера 21), либо до команды от ЭВМ, поступающей по общей шине 18.

Если одновременно приходят два или более запросов от пультов 2, то при помощи элементов И 34 и 32 реализуется приоритетный опрос по младшему номеру пульта 2. Это необходимо для того, чтобы обучаемые опрашивались по одному в случае одновременной готовности. Работа эта осуществляется по следующему алгоритму: наличие ничного сигнала на прямом выходе i-ro триггера 33 через элементы И 34 блокирует появление на выходе элементов И 32 единичных сигналов от триггеров 33 с номерами от (i + О-го до п.

По сигналу от элемента ИЛИ 20 происходит обнуление счетчика 13 и переключение триггера 10 в противоположное состояние. На момент переключения триггера 10 элемент И 5 блокируется, что исключает неопределенность в приеме команды Готовность от узла 1. Блок 15 переходит в режим Чтение, а блок 16 - в режим Запись. Через 5 цепочку элементов И 28 и ИЛИ 11 на счетный вход счетчика 13 начинают поступать тактовые импульсы из генератора 7, что обеспечивает считывание содержимого блока 15 в общую шину 18, О На этот период блок 16 оГ спечивает запись и пакетирование информации от пультов 2. После завершения считывания информации из блока 15 происходит переключение триггера 10, после чего 5 одновибратор 23 формирует импульс, обнуляющий счетчик 14 и переключающий триггер 25 в состояние, разрешающее поступление тактовых импульсов от генератора 7 на счетный вход счет- 0 чика 14. Таким образом, информация из блоков 15 и 16 считывается единым пакетом. Завершение режима считывания происходит по переполнению счетчика

содержит шифратор, дешифратор, два счетчика, два одновибратора, второй триггер, делитель частоты, элемент задержки и узел опроса, входы группы которого подключены к вторым выходам соответствующих пультов обучаемых, выходы первой группы - к входам соответствующих пультов обучаемых, выходы второй группы - к соответствующим входам второй группы входов первого коммутатора, выход - к первому входу первого элемента И, а вход - к выходу элемента задержки, вход которого соединен с выходом делителя частоты, подключенным к второму входу первого элемента И, третий вход которого соединен с выходом первого одновибратора, а выход - с первыми входами второго и третьего элементов И, первый и второй выходы первого триггера подключены соответственно к второму входу третьего элемента И и первому входу четвертого элемента И, второй вход которого соединен с

14, после чего шифратор 26 посылает в выходом второго одновибратора, а выобщую шину 18 команду Конец обмена и триггер 23 переключается в нулевое состояние.

Таким образом, обеспечивается процесс непрерывной записи информации 30 пультов и считьгоания ее через задан- 1ные промежутки времени, соответствую- .щие оптимальному времени работы сис- емы.

35

Формула изобретения

1. Автоматизированный класс для контроля знаний обучаемых, содержащий пульты обучаемых, первые выходы которых подключены к соответствующим 40 входам первой группы входов первого коммутатора, выход которого соединен с информационными входами первого и второго блоков памяти, выходы которых подключены соответственно к первому 45 и второму информационным входам второго коммутатора, выход которого связан с информационной шиной класса, первый триггер, первый и второй выходы которого подключены соответ- 50 ственно к первым и вторым управляющим входам первого и второго блоков памяти и второго коммутатора, генератор, выход которого соединен с входом таймера, элементы И и ИЛИ, 55 отличающийся тем, что, с целью повьппения быстродействия и упрощения конструкции класса, он

ход - с первым входом второго триггера, выход которого подключен к первому входу пятого элемента И,выход которого соединен с первым входом первого элемента ИЛИ, а второй вход - с выходом генератора, подключенным к входу делителя частоты и первому входу шестого элемента И, второй вход которого соединен с первым выходом первого триггера, а выход - с первым входом второго элемента ИЛИ, второй вход которого подключен к выходу второго элемента И, второй вход которого соединен с вторым выходом первого триггера, первый вход которого подключен к выходу |третьего элемента ИЛИ, а второй вход - к первому выходу дешифратора, соединенному с входом генератора, первый вход первого счетчика подключен к выходу второго элемента ИЛИ, второй вход - к выходу третьего элемента ИЛИ, первый вькод - к адресному входу первого блока памяти, а второй выход - к первому входу третьего элемента ИЛИ, второй вход которого соединен с вторым выходом дешифратора, третий вход - с выходом таймера, а выход - с входом первого и входом второго одновибраторов, второй вход первого элемента ИЛИ соединен с выходом третьего элемента И, а выход - с первым входом второго счетчика.

содержит шифратор, дешифратор, два счетчика, два одновибратора, второй триггер, делитель частоты, элемент задержки и узел опроса, входы группы которого подключены к вторым выходам, соответствующих пультов обучаемых, выходы первой группы - к входам соответствующих пультов обучаемых, выходы второй группы - к соответствующим входам второй группы входов первого коммутатора, выход - к первому входу первого элемента И, а вход - к выходу элемента задержки, вход которого соединен с выходом делителя частоты, подключенным к второму входу первого элемента И, третий вход которого соединен с выходом первого одновибратора, а выход - с первыми входами второго и третьего элементов И, первый и второй выходы первого триггера подключены соответственно к второму входу третьего элемента И и первому входу четвертого элемента И, второй вход которого соединен с

ход - с первым входом второго триггера, выход которого подключен к первому входу пятого элемента И,выход которого соединен с первым входом первого элемента ИЛИ, а второй вход - с выходом генератора, подключенным к входу делителя частоты и первому входу шестого элемента И, второй вход которого соединен с первым выходом первого триггера, а выход - с первым входом второго элемента ИЛИ, второй вход которого подключен к выходу второго элемента И, второй вход которого соединен с вторым выходом первого триггера, первый вход которого подключен к выходу |третьего элемента ИЛИ, а второй вход - к первому выходу дешифратора, соединенному с входом генератора, первый вход первого счетчика подключен к выходу второго элемента ИЛИ, второй вход - к выходу третьего элемента ИЛИ, первый вькод - к адресному входу первого блока памяти, а второй выход - к первому входу третьего элемента ИЛИ, второй вход которого соединен с вторым выходом дешифратора, третий вход - с выходом таймера, а выход - с входом первого и входом второго одновибраторов, второй вход первого элемента ИЛИ соединен с выходом третьего элемента И, а выход - с первым входом второго счетчика.

второй вход которого подключен к выходу четвертого элемента И, первый выход - к адресному входу второго блока памяти, а второй выход - к вто рому входу второго триггера и входу шифратора, выход которого соединен с информационной шиной класса, которая сйязана с входом дешифратора, 2. Автоматизированный класс по П.1, отличающийся тем, что, в нем узел опроса содержит четьфе группы элементов И, группу триггеров и два элемента ИЛИ, причем первые входы элементов И первой группы являются входами группы узла, вторые входы соединены с выходом первого элемента ИЛИ, а выходы - с первыми входами триггеров группы, первые выходы которых подключены к соответствующим входам второго элемента ИЛИ и первым входам соответствующих элементов И второй группы, выходы которых соединены с соответствующими входами первого.элемента ИЛИ, являются выходами второй группы узла и подключены к первым входам соот- ветствующих элементов И третьей группы, вторые входы которых являются входом узла, а выходы являются выходами первой группы узла и соединены с вторыми входами соответствующих триггеров группы, вторые выходы которых подключены к первым входам соответствующих элементов И четвертой группы, выходы которых соединены с вторыми входами соответствующих элементов И второй группы, выход второго элемента И является выходом узла и подключен к второму входу одного из элементов И второй группы и второму входу

одного из элементов И четвертой группы , включенных последовательно.

к 2.1-2.П

От 2л

Иэоберетение относится к области автоматики и вычислительной техники, в частности к средствам для коллективного контроля знаний, и может быть использовано в учебном процессе различных учебных заведений. Цель изобретения - повышение скорости обслуживания готовых терминалов и сокращение общего объма оперативной памяти, что повьшает быстродействие и упрощает устройство. Это достигается введением в структуру класса дешифратора и шифратора команд, двух счетчиков адреса, одновибраторов, триггера состояния, делителя частоты и узла опроса. Автоматизированный класс обеспечивает непрерывную готовность к считыванию информации с терминалов обучаемых, что значительно повьшает его производительность по сравнению с известными контролирую- 1ЦИМИ системами разомкнутого типа. Кроме того, обеспечивается снижение объема второго блока оперативной памяти и упрощение технологии обмена информацией между обучаемыми и ЭВМ. 1 з.п.ф. 2 ил. S сл