Синтезатор частот Советский патент 1986 года по МПК H03B19/00 

Изобретение относится к радиотехнике и может быть использовано в приемопередающих устройствах и в измерительной технике.

Цель изобретения - расширение диапазона и повышение точности установки выходных частот.

На чертеже представлена структурная электрическая схема синтезатора частот.

Синтезатор частот содержит программирую ший делитель 1 частоты, управляемый элемент 2 задержки (УЭЗ), первый накап- ливаюш,ий сумматор (НС) 3, блок 4 формирования кода частоты, второй НС 5, триггер 6.

Синтезатор частот работает следуюш,им образом.

На вход блока 4 формирования кода подан код требуемой выходной частоты. На вход программируемого делителя 1 частоты подана импульсная последовательность опорной частоты /0.

От блока 4 формирования кода частоты на управляюш,ие входы программируемого делителя 1 подается код числа N, на кодовые входы первого и второго НС 3 и 5 - коды чисел г/ и 2 соответственно. Код числа р определяет емкость второго НС 5. Коды чисел /V, t/, 2 и р вырабатываются в блоке 4 по заданному коду номинала выходной частоты /вых в соответствии с формулой (для определенности предполагается управление УЭЗ 2 в двоичной системе счисления)

i A +Ji 4- -- ,

г Т ут R-O

1выхf-Р - целая части отношения fo/f

вых:

т

число двоичных разрядов первого НС 3, равное числу Г / { 1 разрядов УЭЗ 2; У (/ - yVjJ-2 - первые m двоичных раз- ™ рядов дробной части

отношения /0//вь1х;

2 (v + j:)

Р2 Ws.

в качестве блока формирования кода 4 может быть использован микропроцессор, ЭВМ, ОЗУ, ПЗУ и т. д. К блоку 4 не предъявляются требования по быстродействию, так как коды на его выходе изменяются один раз при изменении номинала выходной частоты. В качестве триггера 6 может быть использован // -триггер, D-триггер и т. д.

На вход программируемого делителя 1 частоты поступает импульсная последова- тельность с частотой /о- На выход делителя 1 частоты передается либо Л -й, либо ()-u входной импульс в зависимости от отсутствия или наличия сигнала переполнения первого НС 3. Ошибка во временном положении этих импульсов Д/, (относительно равномерной импульсной последовательности выходной частоты) индивидуальна для каждого

0

5

0

°

5

0

5

импульса и изменяется в пределах от О до

Го.

В УЭЗ 2 осуществляется задержка импульсов по коду, вырабатываемому первым НС 3, компенсирующая временную ошибку до величины, не превосходящей т 2 7 оКаждый импульс на выходе УЭЗ 2 тактирует первый НС 3, второй НС 5 и триггер 6. Во втором НС 5 тактовые импульсы осуществляют накопление числа 2 по модулю р. После переполнения второго НС 5 () сигнал переполнения поступает на тактовый вход триггера 6. Следующий тактовый импульс (i-i-l)-u переписывает сигнал переполнения на выход триггера 6, связанный с входом переноса первого НС 3. Таким образом, отпадает необходимость в последовательном вычислении за один период 7 вых

в обоих НС 3 и 5.

Время, затраченное на вычисление во втором НС 5, не суммируется с временем вычислений в первом НС 3. Даже если время вычисления во втором НС 5 больше Гяыж он в свою очередь может быть разбит на составные части, разделенные триггером 6. Постоянная временная задержка сигнала на входе переноса первого НС 3 на несколько периодов Гвых не влияет на закон изменения кода на выходе триггера 6 и, следовательно, не ухудщает условий компенсации временной ошибки в УЭЗ 2.

В первом НС 3 каждый выходной импульс УЭЗ 2 осуществляет добавление числа у или в зависимости от сигнала на выходе триггера 6. Так как появление сигнала переноса на выходе триггера 6 распределено во времени максимально равномерным способом, то и чередование слагаемых у и у+1 в максимальной степени приближено к равномерному, что обеспечивает минимальную ошибку во временном положении импульсов на выходе УЭЗ 2, не превышающую т.

Пример. Рассмотрим формирование частоты /вых 300 кГц в предлагаемом синтезаторе частот. Пусть /о 10 МГц, а УЭЗ 2 управляется восьмиразрядным двоичным кодом. Тогда отношение частот имеет вид 33 + 85 , 1 ,

и блок формирования кода 4 вырабатывает код N 33, определяющий коэффициент деления делителя 1 частоты; код у 85, поступающий на кодовые входы первого НС 3, код , поступающий на кодовые входы второго НС 5, код Р 3, определяющий емкость второго НС 5.

Во втором НС 5 осуществляется накопление числа 1 по модулю 3, т. е. каждый третий выходной импульс вызывает переполнение второго НС 5.

Этот сигнал с запаздыванием на такт переносится на выход триггера бив первом НС 3 за два такта добавляется код числа 85,

а в третий такт - код числа 86 (за счет появления сигиала на входе переноса). Ошибка во временном положении первого импульса на выходе УЭЗ 2 равна

(второго импульса -1-т(.-7 о), для третьего оо4

импульса ошибка равна нулю.

Точность номинала выходной частоты обеспечивается точной реализацией задан- кого отношения /о//вь1х. Время, затрачиваемое на вычисление кода задержки следующего выходного импульса, сведено к минимуму, что позволяет увеличить выходную частоту до величины

Двых. макс

где Тт время срабатывания т-разрядного основного НС 3;

Тг2 - время срабатывания триггера 6.

Таким образом, предлагаемый синтеза- тор частот позволяет либо увеличить максимальную выходную частоту при данной элементной базе, либо уменьшить потребление за счет перехода к менее быстродействующим сериям интегральных микросхем при сохранении заданного диапазона выходных частот.

В рассмотренном примере исключено отклонение выходной частоты от номинала.

При этом первый НС 3 постоянной емкости содержит восемь двоичных разрядов, второй НС 5 переменной емкости выполнен

5

5

0

на базе восьмиразрядного двоичного сумматора.

Формула изобретения

Синтезатор частот, содержащий последовательно соединенные программируемый делитель частоты и управляемый элемент задержки, первый накапливаюш,ий сумматор и блок формирования кода частоты, первый и второй кодовые выходы которого подключены соответственно к управляющему входу программируемого делителя частоты и к кодовому входу первого накапливающего сумматора, выход переноса которого соединен с вторым управляющим входом программируемого делителя частоты, отличающийся тем, что, с целью расширения диапазона и повышения точности установки выходных частот, в него введены последовательно соединенные второй накапливающий сумматор и триггер, выход которого подключен к входу переноса первого накапливающего сумматора, тактовые входы триггера, первого и второго накапливающих сумматоров объединены и подключены к выходу управляемого элемента задержки, управляющий вход которого соединен с кодовым выходом первого накапливающего сумматора, кодовый вход и вход установки величины переменной емкости второго накапливающего сумматора соединены соответственно с третьим и четвертым кодовыми выходами блока формирования кода частоты.

Изобретение относится к радиотехнике. Расширяется диапазон выходных частот и повышается точность их установки. Синтезатор содержит программируемый делитель частоты, управляемый элемент задержки (УЭЗ) 2, два накапливающих сумматора (НС) 3 и 5, блок 4 формирования кода частоты и триггер (Т) 6. По коду, вырабатываемому в НС 3, осуш,ествляется в УЭЗ 2 задержка импульсов входной последовательности. Эта задержка компенсирует временную ошибку положения импульсов. Каждый импульс на выходе УЭЗ 2 тактирует НС 3 и 5 и Т 6. Тактовые импульсы в НС 5 осуществляют накопление числа Z по модулю р. После переполнения НС 5 () сигнал переполнения поступает на тактовый вход Т 6. Следующий тактовый (1 +1)-й импульс перепишет сигнал переполнения на выход Т 6, связанный с входом переноса НС 3. Т. обр., отпадает необходимость в последовательном вычислении за один период в обоих НС 3 и 5. Цель достигается введением НС 5 и Т 6, позволяющих синтезатору либо увеличить максим, выходную частоту при данной элементной базе, либо за счет перехода к менее быстродействующим сериям интегральных микросхем уменьшить их потребление при сохранении заданного диапазона выходных частот. 1 ил. 1О (Л ллг 1C СП Од 00 оо