Цифровой синтезатор частот Советский патент 1987 года по МПК H03B19/00 

Изобретение относится к радиотехнике и может быть использовано в радиоприемных и радиопередающих устрой ствах, а также в измерительной технике.

Цель изобретения - расширение диапазона выходных частот.

На чертеже представлена электрическая структурная схема цифрового синтезатора частот.

Цифровой синтезатор частот содержит генератор 1 опорной частоты, блок 2 установки кода частоты, блок 3 сумматоров, блок 4 регистров памяти, ре- 15 выходах блока 4 регистров образуется

гистр 5 памяти, сумматор 6 кодов, первый управляемьй генератор тока (УГТ) 7, первый ключ 8, компаратор 9, конденсатор 10, второй УГТ 11, второй

ключ 12, регистр 13 сдвига, D-триггер 20 ной код блока 4 регистров у. в первый

14, элемент И 15. При этом блок 3 сумматоров содержит п суммирующих элементов , каждый из которых состоит из триггера 17 памяти и накапливающего сумматора (НС) 18. Блок 4 регистров памяти состоит из п-1 каналов , каждый из которых состоит из последовательно соединенных параллельных регистров 20.

Цифровой синтезатор частот работает следующим образом.

Код требуемой выходной частоты М с выхода блока 2 установки поступает на входы блока 3 сумматоров, второго УГТ 11 и на вторые входы сумматора 6. С частотой следования тактовых импульсов на выходе г енератора 1 в блоке сумматоров 3 осуществляется сложение накопленного числа с числом М. За счет введения в блоке 3 сумматоров в каждом из п суммирующих элементов триггера 17 и НС 18 быстродействие блока 3 сумматоров увеличено до быстродействия одного суммирующего элемента 16.,-16,. В качестве НС 18 в каждом из суммирующих элементов 16,- 16 может быть использован, например, НС 18 на четыре двоичных разряда или меньше. Возникающая при этом задержка (на один период тактовой частоты Тр) появления правильного суммарного кода на выходе последующего суммирующего элемента 16,,-16 компенсируется введением такой же задержки кода в блоке 4 регистров.

Введение регистра 13 сдвига, задерживающего сигнал переполнения блока 3 сумматоров на m тактов, позволяет открыть первый ключ через время

30

35

регистр 5 памяти. Этот код содержит информацию об ошибке временного положения вьщеленного импульса относительно равномерной гипотетической 25 последовательности выходной частоты. Особенность работы блока 3 сумматоров, тактируемого частотой генератора 1, состоит в том, что он выделяет ближайший импульс после гипотетического и код У; содержит информацию о запаздывании реального импульса относительно гипотетического. С помощью сумматора 6 вычисляется временная ошибка предыдущего импульса генератора 1 :

Р; М - у.,

которая устраняется следующим образом.

Регистр 13 сдвига отсчитывает m

4Q импульсов генератора 1 и на его выходе возникает сигнал, поступающий на D-вход триггера 14. За время Т ( 1/fp) на выходе первого УГТ 7 устанавливается ток, определяемый кодом

4g р. с выхода сумматора 6. На выходе D-триггера 14 образуется импульс длительностью Тд, начало которого определяется m импульсом генератора 1. Этот импульс открывает первый ключ 8 и в течение времени Т, осуществляется заряд конденсатора 10 током первого УГТ 7. На выходе компаратора формируется импульс, поступающий на второй вход элемента И 15. В момент появления т+1 импульса генератора 1 на первом входе элемента И 15 появляется уровень 1 и сигнал с выхода элемента И 15 открывает второй ключ 12. Начинается разряд конденсатора 10 то50

55

m Тр после смены кода на входе первого УГТ 6, достаточное для установления заданного значения тока на выходе первого УГТ 6.

В результате тактовая частота может быть существенно увеличена.

Через К периодов тактовой частюты появляется сигнал переноса на. выходе триггера 17 первого суммирующего зле- мента 16 блока 3 сумматоров, поступающий на управляющий вход регистра 5 памяти и на информационный вхрд регистра 13 сдвига. К этому моменту на

код у., равный коду, который образовался бы в стандартном накапливающем сумматоре. Сигнал переноса запускает регистр 13 сдвига и считывает выход0

5

регистр 5 памяти. Этот код содержит информацию об ошибке временного положения вьщеленного импульса относительно равномерной гипотетической 5 последовательности выходной частоты. Особенность работы блока 3 сумматоров, тактируемого частотой генератора 1, состоит в том, что он выделяет ближайший импульс после гипотетического и код У; содержит информацию о запаздывании реального импульса относительно гипотетического. С помощью сумматора 6 вычисляется временная ошибка предыдущего импульса генератора 1 :

Р; М - у.,

которая устраняется следующим образом.

Регистр 13 сдвига отсчитывает m

Q импульсов генератора 1 и на его выходе возникает сигнал, поступающий на D-вход триггера 14. За время Т ( 1/fp) на выходе первого УГТ 7 устанавливается ток, определяемый кодом

g р. с выхода сумматора 6. На выходе D-триггера 14 образуется импульс длительностью Тд, начало которого определяется m импульсом генератора 1. Этот импульс открывает первый ключ 8 и в течение времени Т, осуществляется заряд конденсатора 10 током первого УГТ 7. На выходе компаратора формируется импульс, поступающий на второй вход элемента И 15. В момент появления т+1 импульса генератора 1 на первом входе элемента И 15 появляется уровень 1 и сигнал с выхода элемента И 15 открывает второй ключ 12. Начинается разряд конденсатора 10 то0

5

ком второго УГТ 11, определяемый ко- цом числа М. Как только напряжение на конденсаторе 10 достигает величины опорного напряжения Е , заканчивается импульс на выходе компаратора 9 и через элемент И 15 закрывается второй ключ 12 и заканчивается разряд конденсатора 10. При следующем переполнении блока 3 сумматоров весь цикл повторяется, Различие заключается в

другой величине у

следовательно, в другом токе первого УГТ 7, определяемого новым числом Pj, .

Число Р определяет величину паразитной фазовой модуляции импульсов 31/. на выходе D-триггера 14:

р т

,., 2;г1-.-Ь-,

-ему

которая приводит к временному сдвигу (в сторону опережения относительно гипотетической равномерной последовательности той же частоты) каждого выходного импульса на величину 4t :

At- где Т

PL

-о

Вих

6ЫХ fkj

- период следования выходных импульсов.

Задержка /it окончания импульса на выходе компаратора 9 определяется из условия равенства напряжений при заряде и разряде конденсатора 10:

ZIU,

Pi- 1сз Т.

dU,

3

с р с

де С - емкость конденсатора 10; I.

-0}

IOP

токи соответственно первого и второго УГТ 7 и 11 при минимальных управляющих кодах (1 только в младшем разряде) .

Отсюда ilt, t, - to

- PI. I

03

M I

op

-o

т.е. при Io3 ICP осуществляется полная компенсация паразитной фазовой модуляции заднего фронта выходных импульсов . Постоянный сдвиг выходной импульсной последовательности на величину m Тд не влияет на спектральные gg цифрового синтезатора частот, о т - характеристики выходного сигнала.

Разбиение блока 3 сумматоров на п суммир тоших элементов позволяет в п раз повысить быстродействие блока 3 сумматоров по сравнению с обычным накапливающим сумматором, однако при этом сигнал переноса на входе каждого суммирующего элемента 16,- ча.черживается на один такт по сравнеличающийся тем, что, с целью расширения диапазона выходных частот, в него введены регистр сдви га, блок регистров памяти и сумматор gg КОДОВ, при этом блок сумматоров содержит п суммирующ их элементов состо ящих из последовательно соединенных накапливающего сумматора и триггера памяти, кодовые входы п наклпл 1влт1г1и

0

5

0

нию с сигналом переноса на выходе предыдущего суммирующего элемента 16

1 + 1

и, соответственно, на один такт задерживается образование истинного кода на выходе суммирующего элемента 16,. Блок регистров компенсирует эту задержку и состоит из взаимонезависимых каналов из параллельных регистров 20. Число параллельных регистров 20 в каждом из каналов определяется номером i суммирующих элементов блока 3 сумматоров, с которым соединен данный канал блока 4 регистров,.

Увеличение быстродействия блока 3 сумматоров позволяет во столько же раз повысить частоту генератора 1 и, соответственно, повысить диапазон выходных частот.

Формула изобретения

30

35

40

4f

Цифровой синтезатор частот, содер- jt, жащий блок установки кода частоты, блок сумматоров и регистр памяти, последовательно соединенные первьп управляемый генератор тока, первый ключ и компаратор, последовательно соединенные генератор опорной частоты, D-триггер, элемент И и второй ключ, сигнальный вход которого соединен с выходом второго управляемого генератора тока, выход второго ключа объединен с первым выводом конденсатора и подключен к выходу первого ключа, второй вывод конденсатора соединен с общей шиной, кодовый вход второго управляемого генератора тока объединен с кодовым входом блока сумматоров и подсоединен к выходу блока установки кода частоты, выход генератора опорной частоты соединен с тактовым входом блока сумматоров, второй выход

D-триггера подключен к управляющему i

входу первого ключа, выход компаратора соединен с вторым входом элемента И, при этом второй вход компаратора является входом опорног о напряжения

gg цифрового синтезатора частот, о т -

личающийся тем, что, с целью расширения диапазона выходных частот, в него введены регистр сдвига, блок регистров памяти и сумматор gg КОДОВ, при этом блок сумматоров содержит п суммирующ их элементов состоящих из последовательно соединенных накапливающего сумматора и триггера памяти, кодовые входы п наклпл 1влт1г1их

сумматоров объединены и являются кодовым входом блока сумматоров, тактовые входы п накапливающих сумматоров объединены с тактовыми входами п триггеров памяти и являются тактовым входом блока сумматоров, выход триггера памяти каждого последующего суммирующего элемента соединен с входом переноса накапливающего сумматора предыдущего суммирующего элемента, управляющий вход регистра памяти объединен с информационным входом регистра сдвига и подключен к выходу триггера памяти первого суммирующего эле- мента блока сумматоров, тактовый вход регистра сдвига объединен с тактовым входом блока регистров памяти и поди с кодовым входом первого управляемого генератора тока, блок регистров памяти содержит (п-1) каналов, каждый из которых содержит последовательно соединенные параллельные регистры, при этом кодовый вход каждого из (п-1) каналов соединен с выходом соответствующего суммирующего элемента блока сумматоров, кодовый выход первого суммирующего элемента блока сумматоров объединен с кодовыми выходами (п-1) каналов блока регистров памяти и подключен к кодовому входу регистра памяти, тактовые входы параллельных регистров (п-1) каналов блока регистров памяти объединены и являются тактовым входом блока регистров памяти, при этом число i паралключен к выходу генератора опорной

частоты, первый, второй входы и выход 20лельных регистров в первом, втором,.,

сумматора кодов соединены соответ-..., (п-1)-м каналах блока регистров

ственно с выходом блока установки ко-памяти равно соответственно 1, 2, ...

да частоты, с выходом регистра памяти(п-1).

Редактор М.Дылын Заказ 4141/52

Составитель Ю.Ковалев Техред И.Попович

Корректор

Тираж 901Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

и с кодовым входом первого управляемого генератора тока, блок регистров памяти содержит (п-1) каналов, каждый из которых содержит последовательно соединенные параллельные регистры, при этом кодовый вход каждого из (п-1) каналов соединен с выходом соответствующего суммирующего элемента блока сумматоров, кодовый выход первого суммирующего элемента блока сумматоров объединен с кодовыми выходами (п-1) каналов блока регистров памяти и подключен к кодовому входу регистра памяти, тактовые входы параллельных регистров (п-1) каналов блока регистров памяти объединены и являются тактовым входом блока регистров памяти, при этом число i паралКорректор Г.Решетник

Изобретение относится к радиотехнике и обеспечивает расширение диапазона выходных частот. За счет введения в блок 3 сумматоров в каждый из п суммирующих эл-тов триггера 17 и накапливающего сумматора (НС) 18 быстродействие блока 3 увеличивается до быстродействия одного эл-та . В качестве НС 18 в каждом из э-тов м.б. использован, напр., НС 18 на четьфе двоичных разряда или меньше. Возникающая при этом задержка (на один период тактовой частоты Т) появления правильно суммарного кода на выходе последующего эл--та 16, компенсируется введением такой же задержки кода в блоке 4 регистров. Введение регистра 13 сдвига, задерживающего сигнал переполнения блока 3 на m тактов, позволяет открыть ключ 8 через время тТ после смены кода на входе управляемого г-ра 7 тока, достаточное для установления заданного значения тока на выходе г-ра 7. В результате тактовая частота f м.б. существенно увеличена. 1 ил. с (Л вбг/од 00 00 со 00 (Г