Тактируемый @ -триггер Советский патент 1986 года по МПК H03K3/353 

to

О5

vl

СП

Изобретение относится к импульсно технике и может быть использовано в качестве базового элемента памяти - двоичного триггера - при построении триггерных систем в цифровых устройствах. . Целью изобретения является повышение надежности устройства путем сокращения числа используемых активных элементов - транзисторов. На чертеже приведена электрическая принципиальная схема тактируемого RS-триггера. Устройство содержит бистаби.пьную ячейку на первом и втором инверторах 1 и 2 на МДП-транзисторах, пер вый, второй и третий МДП-транзисторы 3,.4 и 5 с каналами р-типа, первый, второй и третий МДП-транзисторы 6, 7 и 8 с каналами п-типа. Затворы первого транзистора 3 с каналами р-типа и первого транзистора 6 с каналами п-типа соединены с являются R-входом 9, затворы третьего транзистора 5 с каналами р-типа и третьего транзистора 8 с каналами п-типа соединены и являются S-BKOдом 10, затворы второго транзистора 4 с каналом р-типа и второго тра зистора 7 с каналом п-типа соединен и являются Т-входом 11, истоки перв го и третьего транзисторов 3 и 5 с каналом р-типа соединены с шиной 12 питания, исток второго транзистора с каналом п-типа соединен с общей ш ной 13, стоки первого и второго тра зисторов 3 и 4 - с каналом р-типа, цепи питания первого и второго инве торов 1 и 2 соединены последователь но соответственно между стоком перв го транзистора 3 с каналами р-типа и общей шиной 13, исток второго тра зистора 4 с каналом р-типа соединен со стоком третьего транзистора 5 с каналами р-типа, стоки первого и третьего транзисторов 6 и 8 с каналами п-типа соединены соответственно с выходом первого и второго инверторов 1 и 2, сток второго транзистора 7 с каналами п-типа и исток первого и третьего транзисторов 6 и с каналами п-Типа соединены вместе. Тактируемый RS-триггер работает следующим образом. При поступлении на тактируюв ий вход 11 триггера сигнала логического О транзистор 4 открывается, qqeдиняя истоки р-канальных транзисторов 1 и 2, а транзистор 7 закрывается, отключая истоки п-канальных транзисторов 6 и 8 от щины питания 12. Триггер переходит в режим хранения предыдущего состояния, т.е. на прямом выходе Q установится потенциал Q , а на инверсном выходе Q - Qf, . В этом режиме состояние триггера не зависит от сигналов на установочных входах 9 (S) и 10 (R) за исключением одновременной подачи на них логической (эта комбинация является запрещенной для триггера, так как через открытые транзисторы 6 и 8 соединяются прямой Q и инверсный Q выходы, т.о. обязательно условие 1). При подаче на тактирующий вход 11 логической 1 транзистор 4 закрываются, а транзистор 7 открь;вается, соединяя истоки транзисторов 6 и 8 шиной питания 12, а при подаче на S-вход 10 логической 1, а ни вход 9 логического О открываются транзисторы 3 и 8, транзисторы 5 и 6 закрываются. Исток р-канального транзистора инвертора 2 окажется отключенным от шины 12, а на вход инвертора 1, у которого исток р-канального транзистора соединен через транзистор 3 с шиной питания 12, подается логический О через открытые транзисторы 8 и 7. На выходе Q установится потенциал логическая 1, а на выходе Q - логический О. Аналогично в режиме при подаче на вход 9 (R) логической 1, а на вход 10 (S) логического О открыты транзисторы 5, 6 и 7, а транзисторы 3, 4 и 8 закрыты. На выходах Q и Q установятся соответственно логический О и логическая 1. При и закрыты транзисторы 4, 6 и 8, а транзисторы 3, 5 и 7 открыты и триггер переходит в режим хранения предьщущего состояния. При одновременная подача на установочные входы сигнала логическая 1 запрещена, т.е. в этом режиме также RS ф 1. Таким образом, работу схемы можно представить в виде следующей таблицы. Формула изобретения Тактируемый RS-триггер, содержащий бистабильную ячейку на первом 31 и втором инверторах на МДП-транзисто рах, первый, второй и третий МДПтранзисторы с каналами р-типа, первый, второй и третий МДП-транзисторы с каналом п-типа, затворы первого транзистора с каналом р-типа и первого транзистора с каналом п-типа соединены и являются R-входами, затворы третьего транзистора с каналом р-типа и третьего транзистора с каналом п-типа соединены и являются S-входом затворы второго транзистора с каналом р-типа и второго транзистора п-типа соединены и являются Т-входами, истоки первого и третьего транзисторов с каналом р-типа соединены с шиной питания, исток второго транзистора с каналом п-типа соединен с общей шиной, стоки первого и второго транзис90т л и каналом р-типа, торов - с йен тем, что, с целью ч а ю щ и надежности, цепи питания повьшения второго инверторов бистапервого и бильной ячейки подключены соответственно к стоку первого транзистора с каналом р-типа и общей шиной и стоку третьего транзистора с каналом р-типа и общей шиной, исток второго транзистора с каналом р-типа соединен со стоком третьего транзистора с каналом р-типа, стоки первого и третьего транзисторов с каналом п-типа соединены с выходом соответственно первого и второго инверторов би стабильной ячейки, сток второго транзистора с каналом п-типа и истоки первого и третьего транзисторов с кансшом п-типа соединены вместе.

Изобретение относится к области импульсной техники. Может быть использовано в качестве базового элемента памяти двоичного триггера при построении триггерных систем в цифровых устройствах. Целью изобретения является повышение надежности устройства. В устройство, содержащее бистабильную ячейку на инверторах 1 и 2 на МДП-транзисторах, R-вход 9, S-вход 10, Т-вход 11, шины: 12 питания, 13 общую, МДП-транзисторы, для достижения цели путем сокращения числа используемых активных элемен-тов-транзисторов, введены новые связи. В материалах изобретения рассмотрены различные режимы работы с триггера. Работа схемы представлена в виде таблицы. 1 шт. 1 табл-. (Л

о о 1 1

о 1

Q

Q Q Q

о 1

X

о о 1 1

с 1 о 1

Q О 1

Q 1 о

X Открытый транзистор; закрытый

-

+ + + +

+ + транзистор; запрещенное состояние