Устройство для управления отсчетом времени Советский патент 1986 года по МПК G05B19/04 

Изобретение относится к области автоматики и может быть использовано в системах управления для формирования управляющих сигналов являющихся функцией времени. Цель изобретения - увеличение вре менной емкости устройства и повьщ1ени его надежности. На чертеже представлена блок-схема устройства. Устройство содержит первый 1 и второй 2 задатчики напряжения, первы 3 и второй А блоки прецизионного интегрирования, пусковой элемент 5, первый 6, второй 7, третий 8, четвер тый 9 и пятый 10 элементы И, первый элемент ПАМЯТЬ 11, первый 12, второй 13, третий 14 и четвертый 15 элемент ИЛИ, первый 16, второй 17 и третий 18 элементы ЗАПРЕТ, каналы 19, - 9ц управления (на чертеже дан пример устройства для N 3), запускающий вход 20 устройства (не показан), выходы 21, - 2Ц устройства, каждый из каналов 19, - 19 управления содержит соответственно третий задатчи 22-24 напряжения, третий блок 25 - 2 прецизионного интегрирования, второй элемент ПАМЯТЬ 28 - 30, пятый элемен ИЛИ 31 - 33 и четвертый элемент ЗАПРЕТ 34 - 36. Каждый канал управления, начиная с 19, т.е. каналы 192 и 19j .() содержит шестой элемент И 37 и 38 соответственно. На чертеже также обозначены узлы 39-43 контроля Устройство работает следующим образом. Перед включением устройства подается сигнал логической 1 сброса блоков 3,4 и 25-27, поступающий на соответствующие входы Р, , и через элемент ИЛИ 12 на вход сброса элемента ПАМЯТЬ 11, а также непосредственно на входы сброса элементов ПАМЯ.ТЬ 28-30. Контроль нулевого значения выходных аналоговых сигналов бло ков 3,4,25-27 осуществляют по резуль татам, зафиксированным узлами 39-43, после чего сигнал 1 сброса снимают После этого воздействуют на элемент 5, на выходе которого формирует ся единичный сигнал, поступающий на один из входов элементов И 6-10. При наличии на другом входе элемента И 6 единичного сигнала с первого логического выхода блока 4 на выходе этого элемента также форм{1руется сигнал 1, который взводит элемент ПАМЯТЬ 11. В результате этого на активном выходе элемента ПАМЯТЬ 11 формируется сигнал 1, поступающий на другой вход элемента И 7 и первый вход элемента ЗАПРЕТ 16. На выходе И 7 формируется сигнал 1, поступающий на одни входы соответствующих элементов И 37 и 38 каждого канала, кроме первого, и на входы элементов ЗАПРЕТ 34 и 17. Поскольку элементы 17 и 34 открыты, то на их выходах и, соответственно, на входах запуска Pj блоков 3 и 25 появляются сигналы 1 которые переводят указанные блоки в режим интегрирования, в результате чего на их выходах начинается одновременное увеличение выходных аналоговых сигналов. При этом задающие аналоговые сигналы поступают на блоки 3,4,25 26 и 27 от соответствующих задатчиков 1,2,22,23 и 24. Устройство построено таким образом, что блок 3 имеет возможность проинтегрировать свой задаюпщй сигнал полностью от нулевого до номинального значения, при достожении которого на его втором логическом выходе формируется сигнал 1, который проходит через элемент ИЛИ 15 на элементы ИЛИ 31-33, но изменяется состояние только блока 25, поскольку закрывается злемент ЗАПРЕТ 34, не пропуская сигнал 1 от элемента ,И 7. Б результате на выходе элемента 34 исчезает сигнал 1 и происходит останов блока 25, который успевает за время работы блока 3 проинтегрировать только часть своего задающего аналогового сигнала, и в его работе наступает перегрев, который определяется работой блока 4. Наличие на входах элемента И 11 сигналов 1, поступающих от элемента 5 и второго логического выхода блока 3, позволяет сформировать на его выходе 1, которая проходит через элемент ЗАПРЕТ 18 на вход запуска PC- блока 4. Этот блок начинает интегрировать свой задающий аналоговый сигнал, в результате чего на выходе данного блока начинается увеличение выходного аналогового сигнала, который изменяется от нулевого до своего максимального значения, равного значению задающего аналогового сигнала. . При достижении выходного аналогового сигнала блока 4 максимального значения на втором логическом выходе блока 4 появляется сигнал 1, который поступает на элемент ИЛИ 15, зак рывая элементы ЗАПРЕТ 17 и 18, и на вход элемента И 8. На первых логичес ких выходах блоков 3 и 4 сигнал 1 отсутствует и, следовательно, его нет как на выходах элементов И 6 и 10, так и на входе установку элемент ПАМЯТЬ 11. Наличие сигналов 1 на обоих входах элемента И 8, поступающих от элемента 5 и со второго логического выхода бло1са 4, позволяет сформировать на его выходе 1, сбра сывающую через элемент ИЛИ 12 элемент ПАМЯТЬ 11, что приводит к закрыванию элементов И 7, 37 и 38 и отк рыванию элемента ЗАПРЕТ 16. Кроме того, исчезает сигнал 1 на входе элемента ЗАПРЕТ 34, Сигнал 1 с выхода элемента И 8 поступает через открытый элемент ЗАПРЕТ 16 и элемент ИЛИ 13 на вход Р ускоренного сброса блока 3. Когда выходной сигнал этого блока достигае нулевого значения, то на его первом логическом выходе появляется сигнал 1, а на втором логическом выходе такой сигнал отсутствует. Наличие сигналов 1 на обоих входах элемента И 10 от элемента 5 . и первого логического выхода блока 3позволяет сформировать на его выходе также сигнал 1, который чере элемент Р1ПИ 14 проходит на вход Р. ускоренного сброса блока 4. Когда выходной сигнал этого блока достига ет нулевого значения, то на его пер вом логическом выходе появляется си нал 1, а на втором логическом выходе нет. Присутствие сигналов 1 на обоих входах элемента И 6 от элемента 5 и с первого логического выхода блока 4приводит к срабатыванию этого элемента 6, который взводит элемент ПАМЯТЬ 11, на выходе которого также появляется сигнал 1, закрывающий элемент ЗАПРЕТ 16 и поступающий на вход элемента И 7, который уже имеет на одном входе сигнал 1 от элемента 5. Сигнал 1 с выхода элемента И 7 вновь одновременно поступает на входы Р блоков 3 и 25, которые продолжают интегрировать свои задающие аналоговые сигналы. Затем снова наступает перерыв в работе блока 25, при этом время пере рыва формируется блоком 4 и т.д. Такое чередование режимов интегрирования и пауз в работе блока 25 продолжается до тех пор, пока выходной аналоговый сигнал блока 25 не достигает своего максцмйльного значения, заданного задатчиком 22. При достижении этого значения блок 25 формирует на втором логическом выходе сигнал 1, который взводит элемент ПАМЯТЬ 28, формирующий на своем выходе сигнал 1, который через элемент ИЛИ 31 закрывает элемент ЗАПРЕТ 34, и в результате окончательно прекращается использование блока 25 для отсчета времени. Одновременно сигнал 1 с выхода элемента ПАМЯТЬ 28 поступает на вход элемента И 37, при наличии на другом входе которого 1 от элемента И 7 формируется сигнал 1 на его выходе, которьм проходит через открытый элемент ЗАПРЕТ 35 на вход Pj блока 26, который начинает работать в режиме интегрирования одновременно с блоком 3. В дальнейшем работа этого блока происходит аналогично работе блока 25. При достижении выходным аналоговым сигналом блока 26 максимального значения, заданного задатчиком 23, он формирует на своем втором логичес-. ком выходе сигнал 1, запускающий элемент ПАМЯТЬ 29, который своим выходным сигналом 1 прекращает окончательно использование блока 26 для отсчета времени, которое продолжается с помощью блока прецизионного интегрирования последующего канала. При этом последовательный запуск элементов ПАМЯТЬ каждого канала позволяет получить промежуточные и конечньЕЙ временные сигналы 1, которые можно использовать в различных системах управления. Формула изобретения Устройство для управления отсчетом времени, содержащее первый блок прецизионного интегрирования, отличающееся тем, что, с целью увеличения временной емкости устройства и повышения его надежности, оно содержит первый и второй задатчики напряжения, второй блок прецизионного интегрирования, первый пусковой элемент, первый, второй, третий, четвертый и пятый элементы И, первый элемент ПАМЯТЬ, первьв1, второй, третий и четвертый элементы ИЛИ, первый, второй и третий элеметы ЗАПРЕТ и каналы управления, число которых выбирается в зависимости от временной емкости устройства, причем каждый из каналов управления содержит третий задатчик напряжения, третий блок прецизионного интегрирования, второй элемент ПАМЯТЬ, пятый элемент ИЛИ и четвертьм элемент ЗАПРЕТ, а каждьй канал управления, кроме первого, содержит шестой элемент И, выход пускового элемента соединен с первыми входами с первого по пятый элементов -,И, выход первого элемента И соединен с входом установки первого элемента ПАМЯТЬ, выход которого подключен к второму входу второго элемента И и первому входу первого элемента ЗАПт. PET, второй вход которого подключен к выходу третьего элемента И и через первый элемент ИЛИ к входу сброса первого элемента ПАМЯТЬ, второй вход третьего элемента И соединен с первыми входами второго и третьего элементов ЗАПРЕТ, первым входом четвертого элемента ИЛИ и вторым логическим выходом второго блока прецизионного интегрирования, первый логичесикй выход которого подключен к второ-му входу первого элемента И, выход первого элемента ЗАПРЕТ соединен через второй элемент ИЛИ с входом запуска ускоренного уменьшения выходного сигнала первого блока прецизионного интегрирования, первый логический вькод которого подключен через последовательно соединенные пятыйэлемент И и третий элемент ИЛИ к входу запуска ускоренного уменьшения выходного сигнала второго блока прецизионного интегрирования , разрешающий вход которого соединен через последовательно включенные третий элемент ЗАПРЕТ и четвертьй элемент И с вторым входом чет вертого элемента ИЛИ и вторым логическим выходом первого блока прецизионного интегрирования, подключенного разрешающим входом к выходу вто рого элемента ЗАПРЕТ, второй Е:ХОД ко торогр соединен с выходом второго элемента И, в каждом канале управления разрешающий вход третьего блока презиционного интегрирования четвертого элемента ЗАПРЕТ, первый вход которого подключен к выходу пятого элемента ИЛИ этого же канала управления, один из входов которого соединен с выходом второго элемента ПАМЯТЬ, подключенного входом установки к второму логическому выходу третьего блока прецизионного интегрирования и в каждом канале управления, кроме первого, второй вход четвертого элемента ЗАПРЕТ соединен с выходом шестого элемента И своего канала управления , выход четвертого элемента ИЛИ подключен к вторым входам пятых элементов ИЛИ всех каналов управления, выход второго элемента И соединен с первым входом шестого элемента И каждого канала управления, кроме первого, и с вторым входом четвертого элемента ЗАПРЕТ первого канала управления, выход второго элемента ПАМЯТЬ каждого канала управления соединен с вторым входом шестого элемента И последзгющего канала управления, а вход сброса устройства соединен с входом запуска ускоренного уменьшения выходного сигнала третьего блока прецизионного интегрирования каждого канала управления, с вторьми входами первого, второго и третьего элементов ИЛИ и с входом сброса второго элемента ПАМЯТЬ каждого канала управления, . выход третьего задатчика напряжения каждого канала управления подключен к первому аналоговому входу третьего блока прецизионного интегрирования своего канала управления, вькоды первого и второго задатчиков напряжения соединены соответственно с первыми аналоговыми входами первого и второго блоков прецизионного интегрирования, аналоговые выходы и вторые аналоговые входы всех блоков прецизионного интегрирования соединены между собой, а выходы вторых элемент тов ПАМЯТЬ всех каналов управле ния являются выходами устройст ва.

Изобретение относится к области автоматики и может быть использовано для формирования управляющих сигна- , лов, являющихся функцией времени. . Цель изобретения - увеличение временной емкости устройства и повышение его надежности - достигается тем, что в устройстве, содержащем блоки прецизионного интегрирования (БПИ) с задатчиками, взаимосвязанные с помощью элементов И, ИЛИ, ПАМЯТЬ, обеспечивается поочередное и с перерывами взаимодействие нескольких БПИ с с $б различными заданными временными параметрами. 1 ил. (/)