Устройство для контроля интегральных схем Советский патент 1987 года по МПК H03M1/10 

Изобретение относится к контрольно-измерительной технике.

Цель изобретения - повьшение на- дежности контроля интегральных схем путем уменьшения их перегрузок от- рицательным напряжением.

На фиг. 1 приведена функциональная схема устройства; на фиг. 2 - функциональная схема первого фазо- корректирующего блока, на фиг. 3 - функциональная схема второго фазо- корректирующего блока5 на фиг. 4 - функциональная схема блока аналоговой памяти; на фиг. 5 - функциональная схема блока анализа годности , на фиг. 6 - временные диаграммы работы устройства.

Устройство содержит программируе мьш источник 1 напряжения режима, вьшолненный на делителе напряжения на резисторах 2 и 3, усилителе 4 и усилителе 5 мощности, выход источника 1 соединен с клеммой 6 для подключения первого входа контролируемой интегральной схемы 7, программи руемый источник 8 испытательного напряжения, выполненный на делителе .напряжения на резисторах 9 и 10, усилителе 11, усилителе 12 мощности, датчике 13 тока и пов- торителе 14 напряжения, выход источника 8 соединен с шиной 15 дпя подключения второго входа интегральной схемы 7, источник 16 опорного напряжения, подключенный через ключ 17 и |18 к первым входам источников 1 и 8 соответственно, инвертор 19, включенный между выходами повторителя 14 и первым входом сумматора 20, второй вход которого соединен с выходом усилителя мощности 12, а выход - с входом блока 21 анализа годности и информационным входом блока 22 аналоговой памяти. Первые управляющие входы фазокорректируюпщх блоков 23 и 24 соединены с выходом элемента НЕ 25, вторые управляющие входы - с выходом блока 22, а информационные входы - соответственно с выходом усилителя и шиной 15, уп- равляющие входы ключей 17 и 18 и вход элемента НЕ 25, управляющие входы блока 21 анализа и блока 22 подключены соответственно к входным шинам 26-28.

Блок 23 (фиг. 2) образуют делител напряжения на резисторах 29 и 30, накопительный элемент на конденсатс

0 ) 5

0

5

ре 31, ключ на транзисторе 32, усилитель 33 и ключ 34.

Блок 24 (фиг. 3) состоит из делителя напряжения на резисторах 35 и 36, накопительного элемента на конденсаторе 37, ключа на транзисторе 38, усилителя 39 и ключа 40.

Блок 22 (фиг. 4) содержит повторители напряжения 41 и 42, ключ на транзисторе 43, накопительный элемент на конденсаторе. 44. Блок 21 (фиг. 5) состоит из аналого-цифрового преобразователя (.АЦП) 45 и цифрового компаратора 46, причем на пер-- вые входы компаратора подается код с выхода АЦП, а на вторые - код, соответствующий граничному значению измеряемого тока.

На временной диаграмме (фиг. 6) обозначено , U U, - напряжения на входах 26, 27 и 28 устройства, напряжение на выходе элемента HEJ Uj - напряжение на выходе усилителя мощности 5j U,,., . и Ц - напряжение на выходах усилителя мощности 12 и датчика 13.

Устройство работает следую1цим образом.

Проконтролируем величину тока короткого замыкания I. интегральной схемы с заданием напряжения О В на испытуемом выводе. Ток 1„, должен

J

лежать в определенных пределах. Исходя из этого устанавливают (программируют) величины резисторов 2 и 3 в программируемом источнике 1 и резисторов 9 и 10 датчика 13 тока в программируемом источнике 8, включают источник 16 и подключают соответствующие выводы интегральной схемы 7 к шинам 6 и 15, одновременно подают команду по входу 26 включения ключей 17 и 18. Команда по входу 26, проинв ртированная элементом НЕ 25, . отключает фазокорректирующие блоки 23 и 24 Гзапирает ключи 39 и 40), исключая их из цепей обратной связи усилителя 4 и источника 8. В -момент времени t напряжения U,, начинает расти, в результате чего начинает расти ток Ij. Напряжение Ц начинает расти до момента времени t, затем программируемый источник 8 начинает отрабатывать указанное напряжение в сторону уменьшения его до О В со скоростью, определяемой его дина- ческой характеристикой (на процесс установления напряжения U фазокорректирующие блоки 23 и 24 влияния не оказывают, так как в исходном состоянии ключи 34 и 40 закрыты и ТОК не проводят). Таким образом за время t -t установления напряжения и имеется изменяющееся положительное напряжение (положительный выброс напряжения), которое разрушающего действия на контролируемую интегральную схему 7 не оказывает. При этом амплитуда и длительность выброса прямо пропорциональны разности скоростей установления переходных процессов в программируемых источниках 1 и 8.

По окончании переходных процессов в программируемых источниках 1 и 8 в момент времени t. в точках А и В, устанавливаются напряжения U,3 0 В,- и, -1, R, соответственно. Падение напряжения на датчике 13 выделяется сумматором 20, представляющим собой масштабный усилитель с двумя входами с коэф- фицинтом усилителя К на один из входов подается напряжение непосредственно от датчика 13, а на другой - напряжение U датчика 13 через инвертор 19. Выходное напряжение Ugj, К, 1| R сумматора 20, пропорциональное измеряемому току I интегральной схемы 7, пода.ется на первые входы блоков 21 и 22.Далее по напряжению UIY на 27 в блоке 21 происходит сравнение величины тока 1ц с граничным значением и формирование признака годности контроли- руемой интегральной схемы.

Одновременно по входу 28 происходит запись уровня выходного сигнала сумматора 20 в блок 22, который обеспечивает запоминание напряжения, пропорционального измеряемому току 1 на время переходных процессов в источниках 1 и 8. Это напряжение поступает на вторые управляющие входы фазокорректирующих блоков 23 и 24. В зависимости от величины управляющего напряжения меняется величина постоянной времени передаточной характеристики так, что фаза сигнала на выходе блока 23 отстает относительно фазы сигнала на его входе на величину - tf (величина фазового сдвига), а фаза сигнала на выходе фазокорректирующего блока 24 опережает фазу сигнала на входе на величину результате фазокорректирующий блок 23 автоматически настраивается на режим задержки фазы выходного

сигнала на величину

а блок

24 - на режим опережения фазы на величину Ц .

В момент времени t , когда снимается напряжение с входа 26, ключи 17 и 18 размыкаются и подключают фазокоррактирующие блоки 23 и 24 (ключи 34 и 40 открыты), Начинается процесс выключения программируемых источников 1 и 8, При .этом фазокор- ректирующие блоки включены в ,цепь

обратной связи усилителя 4 и источника 8. Так как соответствующим подбором параметров цепей фазокорректи- рующих блоков 23 и 24 можно обеспечить практически одновременное изменение напряжений U,j и 11 на

выходах источников 1 и 8, то величина отрицательного выброса напряжения на испытуемом выводе интегральной схемы 7 практически тоже будет равно

нулд (на графиках Uj , U и Ц , фиг. 6 показаны переходные процессы соответственно сплошной линией без фазовой коррекции, пунктирной линией - с фазовой коррекцией).

Блок 22 аналоговой памяти работает следующим образом.

Напряжением по входу 28 открыва- , ется транзистор 43, и выходное напря-i жение сумматора 20 через повторитель

1 запоминается на конденсаторе 44. Напряжение с конденсатора 44 через. повторитель 42 поступает на управляющие электроды (затворы) транзисторов 34 и 40, устанавливая соответствующие сопротивления R „с исток-сток этих транзисторов.

Формула изобрет.ения

1. Уст)ойство для контроля интегральных схем, содержащее программируемый источник напряжения режима и программируемый источник испытательного напряжения, первые входы которых соответственно через первый и второй ключи соединены с выходом источника опорного напряжения, а первые выходы являются соответственно первой и второй выходными шинами, управляющие входы первого и второго ключей объединены и являются первой входной шиной, последовально соединенные инвертор, сумматор, блок ана лиза годности, вторые входы которого

являются.второй входной шиной, вход инвертора и второй вход сумматора соединены соответственно с вторым и третьим вькодами программируемого источника испытательного напряжения, отличающееся тем, что, ,с целью повьшения надежности контроля интегральных схем путем уменьшения их перегрузок отрицательным напряжением в него введены блок ана- логовой памяти, элемент НЕ, два фа- зокорректирующих блока, информационный вход первого фазокорректирующе- го блока соединен с вторым вьжодом П15ограммируемого источника напряже- нйя режима, а выход - с его вторым входом, информационный вход второго фазокорректирующего блока соединен с четвертым выходом программируемого

источника испытательного напряжения.

выход - с вторым входом программируемого источника испытательного напряжения, первые управляющие входы фа- зокорректирующих блоков объединены и подключены к выходу элемента НЕ, вход которого является первой входной шиной, вторые управляющие вхо- ды объединены и соединены с выходом блока аналоговой памяти, информационный вход которого соединен с выходом сумматора, а управляющий вход является третьей входной шиной. 2, Устройство по п, 1, отличающееся тем, что первый фазокорректирующий блок выполнен на делителе напряжения, накопительном элементе, усилителе, двух ключах, управляющий вход первого ключа является вторым управляющим входом первого фазокорректирующего блока, вход объединен с первым входом делителя напря5кения и является информацион- ;ным входом первого фаэокорректирующе- го блока, выход делителя напряжения соединен с входом усилителя, второй вход которого объединен с первым вхо

дом накопительного элемента И соединен с выходом.первого ключа, второй вход накопительного элемента является общей шиной, выход усилителя соединен с вторым входом делителя напряжения и информационным входом второго ключа, выход которого является выходом первого фазокорректирующего блока, управляклций вход второго ключа является первым управляющим входом первого фазокорректирующего блока.

3,Устройство по п. 1, отличающееся тем, что второй фа- зокорректирующий блок выполнен лителе напряжения, усилителе, двух ключах, накопительном элементе,

вход первого ключа является общей шиной, управляющий вход - вторым управляющим входом второго фазокорректирующего блока, выход объединен с первыми входами усилителя и накоди- тельного элемента, второй вход которого объединен с первым входом делителя напряжения и является информационным входом второго фазокорректирующего блока, выход делителя напряжения соединен с вторым входом усилителя, выход которого соединен с вторым входом делителя напряжения и информационньш входом второго ключа, выход которого является выходом второго фазокорректирующего блока, управляющий вход второго ключа является первым управляющим входом второго ,фазокорректи1эующего блока.

4,Устройство по п. 1, о т л и - ч ающе ее я тем, что блок анализа годности выполнен на цифровом компараторе, аналого-цифровом преобразователе, вход которого является первым входом блока анализа годности, выходы - соединены с первыми входами цифрового компаратора, вторые входы которого являются вторыми входами блока анализа годности.

С1Фиг,1

.3

Изобретение относится к контрольно-измерительной технике. Изобретение позволяет повысить надеж- нос ть контроля интегральных схем путем уменьшения перегрузок отрицательным напряжением. Это достигается тем, что за счет введения фазо- корректирую1цих блоков, блока аналоговой памяти существенно уменьшаются выбросы отрицательного напряжения на выходах программируемых источников. 3 3. п. ф-лы, 6 ил.

43

1:44П

4

.S

.4П

45

Редактор Л.Пчолинская

Составитель А.Титов

Техред И.Попович Корректор Г.Решетник

Заказ 7916/57 .Тираж 922 . Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

-- - - - - -----в -.--.--в. -. -.в™..™ ««.... «-. ,

производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4