Устройство для формирования исполнительных адресов Советский патент 1987 года по МПК G06F9/36 

Изобретение относится к вычислительной технике, предназначено для использования в электронных цифровых вычислительных машинах с относительной адресацией и является усовершенствованием устройства по основ носу авт. св. № 1223229.

Цель изобретения - расширение функциональных возможностей устройства путем обеспечения возможности расширения типов индексации.

На фиг, 1 представлена блок-схема устройства{ на фиг. 2 - функциональная схема шифратора, на фиг. 3 и 4 - функциональная схема дешифратора; на фиг, 5 пример формирования исполнительного адреса.

Устройство содержит регистр 1 ко- манДэ четыре блока 2-5 элементов И, два сумматора 6 и 7, регистр 8 базового адреса, индексный регистр 9, дешифратор 10, шифрат ор 11, коммутатор 12, два элемента НЕ 13 и 14 и элемент 4И-2ИЛИ-НЕ 15.

Устройство имеет вход 16 команды, вход 17 базового адреса, вход 18 индекса, тактовые входы 19-23, выход 24 исполнительного адреса.

Шифратор 11 содержит два элемента И 25 и 26, три элемента И-НЕ 27-29 и два выходных элемента И-ПЕ 30 и 31 и имеет вход 32 блокировки, тактовый вход 33, информационный вход 34, управляющий выход 35, первый 36 и второй 37 информационные выходы.

Дешифратор 10 содержит четырех- входовый элемент И-НЕ 38, три двух- входовых элемента И-НЕ 39-41, четыре элемента И 42-45, элемент 2И-ИЛИ- НЕ 46i четьфе элемента ИЛИ-НЕ 47-50-, три элемента ИЛИ 51-53, два элементарных дешифратора 54 и 55, четыре сумматора 56-59 и четыре г руппы элементов НЕ 60-63.

Де)1ифратор 10 имеет информацион- 1ый вход 64, тактовый вход 65, первы 66 и второй 67 входы разрешения маскирования, шину 68 логической единицы, нулевую шину 69, выходную шину 70

Устройство работает следующим образом,

На регистре 1 команд хранится ис- ходньй относительный адрес переменной длины (до шестнадцати разрядов) для формирования исполнительного адреса при относительной адресации. Дпя опр еделения разрядности элемента операнда, адрес которого формируется

на выходе устройства, используются разряды регистра 1 команд, в которых записан двоичный код количества обрабатываемых разрядов (КОР), Под

воздействием тактового сигнала, поступающего на первый тактовый вход 19 устройства, элементы И первого блока 2 элементов И транслируют код относительного адреса с выходов регистра 1 команд на первый вход первого сумматора 6. Одновременно под воздействием тактового сигнала, поступающего на третий тактовый вход 21 устройства, элементы И.блока 5

элементов И передают информацию из индексного регистра 9 на входы коммутатора 12, который производит сдвиг информации, определяющей номер обрабатываемого элемента операнда массива данных.

Двоичньй код величины сдвига содержимого индексного регистра 9 появляется на выходе шифратора 11; этот код формируе тся по содержимому разрядов второй группы выходов регистра 1 команд к под воздействием тактового сигнала, поступающего на четвертый тактовый вход 22 устройства и Шифратор 11. В случае, когда КОР

принимает значения 1, 2, 4, 8 или 16, осуществляется сдвиг информации в сторону мг адших разрядов в коммутап торе 12, По информации, поступающей с выходов коммутатора 12 на второй

вход первого сумматора 6, происходит арифметическое сложение с относительным адресом, поступившим на первьй вход этого сумматора. При этом по информации, поступающей с третьей

группы выходов реги-стра 1 команд, где хранится обратный код количества обрабатываемых разрядов элемента операнда, на информационный вход дешифратора 10 под воздействием так

тового сигнала, поступающего на пятый тактовый вход 23 устройства, происходит формирование маски, верхняя граница (ВГ) которой определяется по формуле

ВГ 16 - BCD, 16

(1.2)

где BCD ,

а нижняя граница маски ограничена младшим разрядом,

Сформированная маска поступает по выходной шине дешифратора 10 на вторые входы элементов И второго

блока 3 для окончательного формирования информации, поступающей с выхода первого сумматора 6 на первые входы элементов второго блока 3, Маска накладывается так, что на выходах этих элементов появляется результат арифметического сложения относительного адреса и вьщеленной части индексного регистра с учетом верхней границы маски.

Дпя значения КОР, отличного от 1, 2, 4, 8 или 16, поступающего в инверсном виде с третьей группы выходов регистра 1 команд на входы элементов 13 и 15, и производится формирование управляющих сигналов на вькодах этих элементов. Под действи- ем управляющего сигнала на выходе элемента 14 производится блокировка четвертого тактового входа 22 устройства по второму входу элемента И 25 шифратора 11 и осуществляется формирование двоичного кода верхней границы маски по следующей формуле:

fO

J5

честна разрядов содержимого индексного регистра, а также расширяется число типов индекса1 ии; кроме того, сокращаются размеры массивов устройств и блоков, которые предназначены для хранения данных и организации вычислительного процесса.

Экономический эффект достигается за счет сокращения числа блоков, предназначенных для построения памяти центрального управляющего устройства. Предлагаемое устройство позволяет сэкономить один типовой элемент замены для каждого управляющего устройства.

Формулаизобретения

ВГ КОР,

30

при этом нижняя граница маски ограничена мпадшими разрядами. Под действием управляющего сигнала, сформированного на выходе элемента 15, осуществляется блокировка управляющего сигнала на выходе элемента И-НЕ 39 дешифратора tO, что препятствует формированию маски согласно формуле (1.2) .

Сформированный на первом сумматоре 6 адрес через элементы второго блока 3 элементов И поступает на первый вход второго сумматора 7 для 40 арифметического сложения с содержимым регистра 8 базового адреса, информация которого при наличии сигнала, поступающего на второй 20 тактовый вход устройства и вторые входы 5 элементов И третьего блока 4 элементов И, появляется на выходах этих элементов для подключения к второму входу второго сумматора 7. На выходе сумматора 7 формируется исполнитель- 50 ный адрес.

По сравнению с основным изобретением предлагаемое устройство имеет те технико-экономические преимущест1. Устройство для формирования 20 исполнительных адресов по авт. св. № 1223229, отличающ.ееся тем, что, с целью расширения функциональных возможностей устройства за счет обеспечения дополнительных ти- 25 пов индексации,в устройство введены (1.3), два элемента НЕ и элемент 4И-211ПИ-НЕ, первый, второй и третий входы которого подключены к входам с первого по третий разрядов информационного входа дешифратора соответственно, четвертый вход элемента 4И-2ИЛИ-НЕ подключен через первый элемент НЕ к четвертому разряду информационного входа дешифратора и к входам с пято- 35 .го по восьмой элемента 4И-2Ш1И-НЕ, выход которого подключен к первому входу разрешения маскирования дешиф-, ратора и к входу второго элемента НЕ, выход которого подключен к входу блокировки шифратора и к второму входу разрешения маскирования дешифратора.

2. Устройство по п. 1, отличающееся тем, что шифратор содержит два элемента И, три элемента И-НЕ и два выходных элемента И-НЕ, причем первый и второй входы первого элемента И являются соответственно входом блокировки и тактовым входом шифратора, выход первого элемента И подключен к первым входам второго элемента И и элементов И-НЕ, вторые входы которых ярляются соответствуюва, что расширяются его функциональ- 55 щими разрядами информацион {ого входа ные возможности, так как предлагаемое шифратора, выход второго элемента И устройство для формирования испол- является управляющим выходом шифра- нительных адресов реализует возмож- тора, выход первого элемента И-ИЕ ность использования различного коли- подключен к первому входу первого вы

честна разрядов содержимого индексного регистра, а также расширяется число типов индекса1 ии; кроме того, сокращаются размеры массивов устройств и блоков, которые предназначены для хранения данных и организации вычислительного процесса.

Экономический эффект достигается за счет сокращения числа блоков, предназначенных для построения памяти центрального управляющего устройства. Предлагаемое устройство позволяет сэкономить один типовой элемент замены для каждого управляющего устройства.

Формулаизобретения

2. Устройство по п. 1, отличающееся тем, что шифратор содержит два элемента И, три элемента И-НЕ и два выходных элемента И-НЕ причем первый и второй входы первого элемента И являются соответственно входом блокировки и тактовым входом шифратора, выход первого элемента И подключен к первым входам второго элемента И и элементов И-НЕ, вторые входы которых ярляются соответствую5

ходного элемента И-НЕ, второй вход которого подключен к первому входу второго выходного элемента И-НЕ и к выходу второго элемента И-НЕ, второ вход второго выходного элемента И-НЕ подключен к выходу третьего элемента И-НЕ, выходы первого и второго выходных элементов И-НЕ являются соответственно первым и вторым информационными выходами шифратора.

3. Устройство по п. 1, отличающееся тем, что дешифратор содержит четырехвходовый элемент И-НЕ, три двухвходовых элемента И-НЕ четыре элемента И, элемент 2И-ИЛИ-НЕ четьфе элемента ИЛИ-НЕ, три элемента ИЛИ, два элементарных, дешифратора, четыре сумматора и четыре группы элементов НЕ. причем входы четырех- входового элемента И-НЕ являются соответствующими разрядами информационного входа дешифратора, тактовый вход которого является первым входом первого элемента И, выход которого подключен к первым входам элемента 2И-ИЛИ-НЕ и элементов И с второго по четвертый, вторые входы элемента 2И-ИЛИ-НЕ и второго элемента И подключены к выходу четырехвходового элемента И-НЕ, третий и четвертый входы элемента 2И-ИЛИ-НЕ подключены к выходу первого элемента ШШ-НЕ, выход элемента 2И-ШШ-НЕ подключен к первому входу первого двухвходово- го элемента И-НЕ, второй вход которого является первьм входом разреше- 1ШЯ маскирования дешифратора, второй вход разрешения маскирования которого подключен к первым входам элементов ИПИ-НЕ и к второму входу первого элемента И, вторые входы элементов ИЛИ-НЕ подключены к соответствующим входам четырехвходового элемента И-НЕ, первый вход которого подключен к первым входам второго и третьего двухвходовых элементов И-НЕ. вторые входы которых подключены соответственно к второму и третьему входам четырехвходового элемента И-НЕ, вы6

ходы второго и третьего двухвходовых элементов И-НЕ подключены к вторым входам соответственно третьего и четвертого элементов И, выходы вто- .рого, третьего и четвертого элементов И подключены к первым входам соответственно первого, второго и третьего элементов ИЛИ, вторые входы которых подключены к выходам соответственно второго, третьего и четвертого элементов . -ШИ-НЕ, выход и первый вход первого двухвходового элемента И-НЕ подключены к управляющим входам соответственно первого и

второго элементарных дешифраторов, первый, второй и третий информационные входы которых подключены к выходам соответственно третьего, второго и первого элементов ИЛИ, первьш разряд входа первого слагаемого первого сумматора под хлючен к входу переноса сумматора и к шине логической единицы, выходы с первого по третий первого элементарного дешифратора подключены соответственно к разрядам с второго по четвертый входа первого слагаемого первого сумматора, выходы с четвертого по седьмой первого эле- ментар юго дешифратора подключены соответственно к разрядам с первого по четвертый вход первого слагаемого второго сумматора, выходы с первого по четвертый второго элементарного деишфратора подключены соответственно к разрядам с первого по четвёртый входа первого слагаемого третьего сумматора, выходы с пятого по восьмой второго элементарного дешифратора подключены к разрядам соответственно с первого по четвертый входа первого слагаемого четвертого сумматора, разряды входов второго слагаемого сумматоров подключены к нулевой шине, выход переноса i-ro сумматора (i 1, 2, 3) подключен к входу переноса (i + 1)-го сумматора, разряды выхода суммы j-ro сумматора (J - 1 ) подключены к входам соот- ветств5пощих элементов НЕ j-й группы,

выходы элементов НЕ групп образуют выходную шину дешифратора.

0V

Фиг. 2

67 о 66

Фиг.З

Фиг.Ч

2j6 F DC BA 98 IB 2 10

/1фес«(. адрк

Адрес №Я)

ГЕИСВАЭВ В 3 2 J О

О

W

ВГмаски - 75« J в %

Мр SIB FESCBA9876St432 10

/Н Kflhamadpec-t- + (индексный региспу)

f SCBA3BT65t 2210

вел О

Редактор Е.Папп

Составитель Н.Захаревич

Техред М.Ходанич Корректор А.Зимокосов

890/51

Тираж 673 Подписное ВНИИ1Ш Государственного комитета СССР

по делам изобретений -и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4

.&sOOlXa

у/ кар ВГ гсгски Kfffl

Изобретение относится к вычислительной технике и предназначено для использования в ЭВМ.с относительной адресацией. Изобретение решает задачу расширения функциональных возможностей устройства путем обеспечения возможности расширения числа типов индексации. С этой цепью в устройство дополнительно введены два элемента НЕ 13, 14 и элемент 4И-2ИЛИ-НЕ 15. С помощью этих элементов осуществля- . ется управляемое вьщеление переменного числа разрядов индексного регистра 9 для прибавления к значению исходного относительного адреса, 2 з.п. ф-лы, 5 ил. С (Л