Устройство для умножения Советский патент 1987 года по МПК G06F7/52 

жителей. Устройство содержит регистры 1-3 множимого, множителя и произведения, две группы мультиплексоров 4 и 5, d умножителей 6, где d log.n/k+1 , n -разрядность сомножителей, Cd+1)-вxoдoвый сумматор, три группы элементов И 8-10,демультиплек- сор 11, два элемента И 1 2и 13, триггер 14, буферный регистр 15, группу эле-1

Изобретение относится к вычислительной технике и может быть использовано при умножении чисел в системе счисления с двоичным основанием или основанием,равным целой степени двух, для получения произведения однократной длины.

Цель изобретения - повышение быстродействия устройства.

На фиг. 1 приведена функциональная схема устройства для умножения; на фиг. 2 - структурная схема блока микропрограммного управления; на фиг.З - временная диаграмма работы блока микропрограммного управления; на фиг.4 - таблица состояний блока микропрограммной памяти. Функциональная схема устройства для умножения (фиг. 1)содержит регистры 1 -3 множимого, множителя и произведения, две группы мультиплексоров 4 и 5, группу умножителей 6, сумматор 7, третья, йервая и вторая группы элементов И 8-10, демультиплексор 11, два элемента И 12 и 13, триггер 14, буферный регистр 15, группу элементов ИЛИ 16 и блок 17 микропрограммного управления, первая и вторая группы выходов 18 и 19, первый и второй входы 20 и 21 блока 17, третья группа выходов 22 блока 17, третий, четвертый и пятый выходы 23-25 блока 17, выход Готовность, вход Запуск и тактовый вход ТИ, входы А и В множимого и множителя, вьгход С результата. Структурная схема блока 17 управления (фиг. 2) содержит элемент И 26, элементы 27 и 28 задержки, схему 29 сравнения с константой триггер 30, счетчик 31, блок 32 микропрограммной памяти, регистр 33 микрокоманд и две группы элементов И 34 и 35.

66.7

ментов ИЛИ 16, блок 17 микропрограммного управления с управляющими входами Запуск., тактовый вход, управляющий выход Готовность. Повышение быстродействия устройства достигнуто за счет введения 2(d-1) дополнительных мультиплексоров, (d-1) дополнительных умножителей, увеличение (до d+1) числа входов сумматора.4 ил.

Выходы регистра 1, объединенные в группы по k-двоичных разрядов, каждая из которых представляет собой р-й разряд (р 2 ), соединены с ИНФОРМАЦИОННЫМИ входами первой группы мультиплексоров 4. Выходы регистра 2, объединенные также в группы по k-двоичных разрядов, подключены к информационным входам второй группы мультиплексоров 5.

Каждый из умножителей 6 имеет два k-разрядных (двоичных) входа и 2k- разрядный выход. Причем количество, умножителей в группе определяется из соотношения d log-m+1, где m n/k, п - разрядности сомножителейi

0

Каждый из мультиплексоров 4 и 5 имеет m n/k (р-х входов k-разрядных (двоичных) чисел и р-й выход.

Сумматор с запоминанием 7 имеет (d+1) р-х входов.

Демультиплексор 11 со стробирова- гнием имеет р-й вход и (2т-1) р-х выходов .

После подачи управляющего сигнала Запуск прямой выход триггера 30 устанавливается в единичное состояние и и разрешает передачу ТИ в блок 17. ТИ разрешает вьщачу управляющих сигналов 18-22, 24 и 25 очередной микрокоманды, которые формируют сумму d-частичных произведений и результат запоминается в сумматоре 7. Элемент 5 27 задержки разрешает выдачу управляющих сигналов 22 и 23, которые управляют записью результата частичного произведения в буферный регистр 15 и регистр 3 произведения по заднему фронту импульса. С и С-2 - время задержки, формируемое на элементах 27 и 28 задержки соответственно.

0

3

Таблица состоянии блока 32 микрпрограммной памяти является микропраммой для примера умножения двух 16-разрядных чисел для случая , , , . При этом принято, что сомножители

а. Ь,

ад

а.

2-й.

2-П Ь,,2-«

+ bg 2

-12

а

-16

а произведение С а;, 2 , + (а,Ь

( )

2- Ч

3 + .

+ , + ajb

-t- ,) + ,) 2- ° +

(a,b (a2b4

+ ajbj )

)-24

20

Устройство работает следующим образом.

В исходном состоянии в регистрах 1 и 2 содержатся прямые положительные коды множимого и множителя, в буферном регистре 9 установлен О. Микропрограмма записана в блоке 32 микро программной памяти в виде последовательности микрокоманд, адреса, которых следуют в естественном порядке и формируются с помощью счетчика 31. эд

Сигнал Запуск устанавливает триггер 30 в единичное состояние и счетчик 31 - в исходное состояние, которому соответствует первая микрокоманда на выходе блока 32 микропрограммной памяти.

Первый из тактирующих сигналов ТИ после прихода сигнала Запуск проходит злемент И 26 и поступает на вход элемента 27 задержки, а также управляющий вход группы элементов И 35, разрешая передачу на выходы 18-21, 24 и 25 управляющих сигналов, соответствующих микрокоманде. После окончания

35

25

сигнала ТИ на выходе элемента 27 за- г ющих на их входы с выходов мультиплек- держки формируется управляющий сигнал, соров 4 и 5. Выходы d умножителей поспоступают на d входы сумматора 7 в

разрешающий передачу через группу элементов И 34 на выходы 22 и 23 управляющих кодов. После-окончания сигнала на выходе элемента 27 задержки л формируется сигнал на выходе элемента 28 задержки, увеличивающий содержимое счетчика 31 на 1, на следующих тактах блок 17 управления аналогичным образом формирует следующие управляющие коды.

Для получения произведения однократной точности процесс умножения состоит из (т+1) циклов. В каждом из

каждом такте. Если такт является первым в данном цикле, на ()-й вход сумматора 7 поступает частичное произведение с выходов буферного регистра 15 через группу элементов И 8 под управлением сигнала 24 со сдвигом на k-двоичных разрядов вправо (в сторо- ее ну младших) И группу элементов или 16. Во всех остальных тактах цикла на (d+1)-й вход поступает частичное произведение с выходов буферного регистра 15 через группу элементов И 9 под

г

fO

циклов выполняется перемножение в блоках 6 р-х сомножителей, суммирование в сумматоре 7 частичных произведений р-х сомножителей5 запись результата суммирования с выходов сумматора 7 через группу элементов И 10 в буферный регистр 15, начиная с третьего цикла, запись младшего р-го разряда с выходов сумматора 7 в регистр 3 произведения через демультиплексор 11 в один из младших р-х разрядов.

Число тактов в цикле зависит от числа d умножителей и разрядности m сомно жителей. Такт представляет собой формирование частичного произведения р-х сомножителей. Результатом работы одного цикла является формирование суммы частичных произведений, имеющих одинаковые веса. Начиная с третьего цикла, в последнем такте цикла младший р-й разряд с выхода сумматора 7 через демультиплексор 11 под управлением сигнала 22 записьшается в соответствующий (начиная с младшего) р-й разряд регистра 3. Последний такт второго цикла отличается от остальных тактов тем, что k-й двоичный разряд с выхода сумматора 7 через , элемент И 12 под управлением сигнала 21 фиксируется в триггере 14. Первый такт третьего цикла отличается от остальных циклов тем, что на вход переноса сумматора 7 через элемент И 13 под управлением сигнала 20 поступает значение с выхода триггера 14 (это соответствует округлению результата .. произведения однократной длины с погрешностью 2 ) . Под управлением сигналов 18 и 19 мультиплексоры 4 и 5 выбирают соответс-твующие р-е разряды множимого и множителя. В умножителях 6 вычисляются d частичных произведений р-х сомножителей, поступа

каждом такте. Если такт является первым в данном цикле, на ()-й вход сумматора 7 поступает частичное произведение с выходов буферного регистра 15 через группу элементов И 8 под управлением сигнала 24 со сдвигом на k-двоичных разрядов вправо (в сторо- ну младших) И группу элементов или 16. Во всех остальных тактах цикла на (d+1)-й вход поступает частичное произведение с выходов буферного регистра 15 через группу элементов И 9 под

5130

управлением сигнала 25 и группу элементов ИЛИ 16, В буферный регистр 15 записывается значение с выходов сумматора 7 через группу элементов И 10

Таким образом, через (т+1)-циклов в регистре 3 формируется п-разрядное произведение п-разрядных сомножителей с точностью, равной половине еди- ницы младшего разряда сомножителей.

Последний тактирующий сигнал с выхода элемента 28 задержки устанавливает счетчик 31 в состояние, соответственно которому схема 29 сравнения вырабатывает единичный сигнал, устанавливающий триггер 30 в н -левое состояние. В результате на выходе Готовность устройства устанавливается состояние, свидетельствующее об

окончании работы устройства и о его

готовности к приему новой информации 20 единены с информационными входами

входом переноса сумматора, выходы реноса и суммы t-ro р-го разряда к торого (где i 1,2,...,d+1) соеди нены с первыми входами соответстве первых и (i+1)-x элементов И перво группы, выходы которых соединены с информационными входами буферного гистра, выходы которого соединены первыми входами элементов И второй и третьей групп, выходы i-x элемен тов И второй группы и (i+1)-x элементов И третьей группы соединены ответственно с первыми и вторыми в дами элементов ИЛИ группы, выходы торых соединены с входом (d+1)-ro р-го разряда сумматора, выходы сум d младших разрядов которого соедин ны с группой информационных входов демультиплексора, выходы которого

и выполнению очередной операции умножения.

Формула изобретения

25

30

Устройство для умножения, содержащее регистры множимого, множителя и произведения, два мультиплексора, умножитель, сумматор, три группы элементов И, триггер, буферный регистр, два элемента И, группу элементов ИЛИ, демультиплексор и блок микропрограммного управления, тактовый вход и вход запуска которого являются соответственно тактовым входом и входом запуска устройства, причем входы мно- 35 динены с вторьми входами элементов И жимого и множителя устройства явля- соответственно первой, второй и тререгистра произведения, первая и вторая группы выходов блока микропрограммного управления соединены с управляющими входами соответственно первого и второго мультиплексоров, первый и второй выходы блока микропрограммного управления соединены с вторыми входами соответственно второ го и первого элементов И, третья группа выходов блока микропрограммного управления соединена с группой управляющих входов демультиплексора, т ретий, четвертый и пятый выходы блока микропрограммного управления сое

ются информационными входами соответственно регистров множимого и множителя, выходы которых соединены с информационными входами соответственно первого и второго мультиплексоров, выходы которых соединены с входами соответственно первого и второго сомножителей умножителя, выход которого соединен с входом первого р-го разряда сумматора, выход которого соединен с входом первого р-го разряда регистра произведения, выход которого является выходом результата устройства, выход первого двоичного (d+1)-ro р-го (где d log m+1, m - число p-x разрядов сомножителей) разряда сумматора соединен с первым входом первого элемента И, выход которого соединен с входом триггера, выход которого со- единен с первым входом второго элемента И, выход которого соединен с

входом переноса сумматора, выходы переноса и суммы t-ro р-го разряда которого (где i 1,2,...,d+1) соединены с первыми входами соответственно первых и (i+1)-x элементов И первой группы, выходы которых соединены с информационными входами буферного регистра, выходы которого соединены с первыми входами элементов И второй и третьей групп, выходы i-x элементов И второй группы и (i+1)-x элементов И третьей группы соединены соответственно с первыми и вторыми входами элементов ИЛИ группы, выходы которых соединены с входом (d+1)-ro р-го разряда сумматора, выходы суммы d младших разрядов которого соединены с группой информационных входов демультиплексора, выходы которого со

динены с вторьми входами элементов И соответственно первой, второй и тререгистра произведения, первая и вторая группы выходов блока микропрограммного управления соединены с управляющими входами соответственно первого и второго мультиплексоров, первый и второй выходы блока микропрограммного управления соединены с вторыми входами соответственно второго и первого элементов И, третья группа выходов блока микропрограммного управления соединена с группой управляющих входов демультиплексора, т ретий, четвертый и пятый выходы блока микропрограммного управления сое0

5

тьей групп, шестой выход блока микропрограммного управления является выходом готовности устройства, о т л и- чающееся тем, что, с целью повышения быстродействия, в него введены первая и вторая группы мультиплексоров и группа умножителей, причем информационные входы мультиплексоров первой и второй групп соединены с выходами соответственно регистров множимого и множителя, выходы J-X мультиплексоров первой и второй групп (где j 1,2,..., d-1) соединены с входами первого и второго сомножителей j-ro умножителя группы, выход которого соединен с входом (j+1)-ro р-го разряда сумматора, управляющие входы мультиплексоров первой и второй группы соединены с соответствующими выходами первой и второй групп блока микропрограммногЪ управления.

Изобретение относится к вычислительной технике и может быть использовано при умножении чисел в системе счисления с двоичным основанием или основанием, равным целой ступени двух. Цель изобретения - повышение быстродействия, достигается за счет формирования за один такт группы частичных произведений р-х (k-разрядных) сомнооо о СП 05 05

Csj

L

BQ

J

. e

V ..«4

tt-

N

-C3

+

M

N «o C Cit ц

1- - -Ц

n 0«

Составитель H, Маркелова Редактор H. Рогулич Техред Л.Олейник . Корректор Е. Рошко

.....«..«- - - - - - ---..-.--i-.---.---.-.-..---..--.-.---.-..---..------------------ --- --------

Заказ 1452/46 Тираж 673Подписное

ВНИИПИ Государственного комитета. СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д, 4/5

Производст}зенно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

tj

.

«

-

-

M

N «o C Cit ц

1- - -Ц

II II II

to Vi Vj

(U