Устройство для умножения Советский патент 1985 года по МПК G06F7/52 

входами третьего слагаемого сумматора, первая груцпа входов (т - 1) блоков перемножения соединена с выходами разрядов (т - 1) групп регистра множимого соответственно, вторая группа входов m блоков перемножения соединена с выходом мультиплексора, информационные входы которого соединены с выходами разрядов m групп регистра множителя, а управляющие входы - с выходами первого счетчика, тактовый вход устройства соединен с входом элемента задержки и вторыми входами элементов И третьей группы.

УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ, содержащее регистры множимого, множителя и произведения, блок перемножения, буферный регистр, сумматор, элемент задержки и два счетчика, причем входы множимого и.множителя устройства соединены соответственно с информационными входами регистров множимого и множителя, выходы разрядов т-й группы регистра множимого (где m - число групп разрядов регистров множимого и множителя, определяемое кратностью множимого) соединены с первой группой входов блока перемножения, выходы младших разрядов которого соединены с входами разрядов т-й группы первого слагаемого сумматора, тактовьш вход устройства соединен с тактовым входом первого счетчика, выход элемента задержки соединен с тактовым входом второго счетчика, а выходы регистра произведения соединены с выходами устройства, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены мультиплексор, (т - 1) блоков перемножения, демультиплексор, три группы элементов И, элемент НЕ, элемент И,- схема сравнения и регистр числа тактов, информационный вход которого соединен с входом задания числа тактов устройства, а выход - с первым входом схемы сравнения, второй вход которой соединен с выходом второго счетчика и управляющим входом демультиплексора, информационный вход которого соединен с выходом разрядов суммы т-й группы сумматора, выходы разрядов суммы (га - 1) групп и выход переноса сумматора соединены с первыми входами i элементов И первой и второй групп соответственно, вторые входы элемен(Л тов И первой группы соединен с выхос дом элемента НЕ, вход которого соединен с вторыми входами элементов И второй группы и выходом элемента И, первый вход которого соединен с выходом элемента задержки, а второй вход - с выходом схемы сравнения, входы младших разрядов ш групп регистра произведения соединены с выходами демультиплексора соответственно, а, входы с-арших разрядов m группсоответственно с выходами элементов И второй группы, выходы элементов И первой группы соединены с информационными входами буферного регистра, выходы которого соединены с первыми входами элементов И третьей группы, выходы которых соединены с входами второго слагаемого сумматора, входы разрядов групп первого слагаемого соединены соответственно с выходами младпмх разрядов (т - 1) блоков перемножения, выходы старших разрядов m блоков перемножения соединены с

Изобретение относится к вычислительной технике и может быть использовано при умножении чисел всистеме счисления с двоичным основанием или основаниями, равными целой степени двух.

Цель изобретения - повьшение быстродействия устройства.

На чертеже приведена блок-схема устройства для умножения.

Устройство содержит регистр 1 множимого, регистр 2 множителя, мультиплексор 3, группу элементов И 4, буферный регистр 5, группу элементов И 6, элемент НЕ 7, m блоков 8 перемножения, сумматор 9, труппу элементов И 10, демультиплексор 11, регист 12 произведения, первый счетчик 13, элемент задержки 14, второй счетчик 15, схему 16 сравнения, элемент И 17 и регистр 18 числа тактов.

Мультиплексор 3 может быть построен на основе интегральных схем 531 КП2, демультиплексор 11 - на основе К531 ИД14П, в качестве блоков 8 перемножения могут быть использованы параллельно умножители серии КР1802. (Сумматор 9 двоичный (п + k)-разрядны

Предлагаемое устройство работает следующим образом.

В исходном состоянии множимое А, множитель В и значение числа тактов Q (т - 1),где m - число групп разрядов регистров множителя и множимого, определяемое кратностью множимого, записаны в регистр 1 множимого, регистр 2 множителя и регистр 18 числа тактов соответственно. Счетчики и сумматор устройства обнулены. На входы мультиплексора 3 поступают m р-ричных разрядов множителя, каждый из которых представляется группой k-двоичных разрядов

(р 2 ). Разряды множимого, представленные аналогично множителю, поступают на первые входы блоков 8 перемножения, на вторые входы через мультиплексор 3 поступает младший р-ричный разряд множителя, выбранный кодом 0..00 первого счетчика 13 на управляющих входах мультиплексора 3. Младшие р-ричные разряды частичных произведений с выходов блоков

8перемножения поступают на первые входы сумматора 9, на третьи входы которого поступают старшие р-ричные разряды частичных произведений с выходов блоков 8 перемножения. Младший р-ричный разряд суммы с выходов сумматора 9 через демультиплексор

11 поступает на младший р-ричный разряд регистра 12 произведения (номер младшего разряда регистра 12 определяется кодом второго счетчика 15, подаваемым-на управляющие входы демультиплексора 11, для самого младшего разряда регистра 12 код счетчика 15 равен 0..00). Старшие рричные разряды с. выходов сумматора

9и перенос поступают через элементы И 4 группы в буферньй регистр 5. Первый тактовый импульс изменяет содержимое первого счетчика 13 и через элемент задержки 14 содержимое второго счетчика 15. На вторые входы блоков 8 перемножения поступает вт.орой р-ричный разряд множителя. Тактовый вход устройства подключен к управляюш им входам элементов И 6 группы через которые содержимое буферного регистра 5, записанное в предьщущем такте, поступает на вторы входы сумматора 9. Описанньй процесс продолжается (Q - 1) тактов, в течение которых в регистре 12 произведения сформируются (т - 1) младших р-ричных разрядов произведения. Приход (т - 1)-го тактового импульса через элемент задержки 14 на вход второго счетчика 15 устанавливает чению числа тактов на выходе регистра 18. Эти коды поступают на первый и второй входы схемы 16 сравнения соответственно. При совпадении этих кодов схема 16 сравнения вырабатывае сигнал, когорый совместно с выходным сигналом элемента 14 задержки обеспечивает формирование на выходе элемента И 17 сигнала, разрешающего пересыпку m старших р-ричных разрядов с выходов сумматора 9 на m старА{ - 284 ших р-ричных входов регистра 12 произведения, запрещая одновременно с помощью элемента НЕ 7 их передачу через элементы И 4 группы в буферный регистр 5. Одновременно с этим младший р-ричный разряд с выхода сумматора 9 через демультиплексор 11 поступает на вход старшего из младших разрядов регистра 12. Таким образом в регистре 12 сформируется 2п1-раэрядный (р-ричные) результат rfepeмнoжeния т-разрядных (р-ричных) чисел. Результат перемножения устанавливается на выходе регистра 12 через m тактов.