Преобразователь последовательного кода в параллельный Советский патент 1988 года по МПК H03M7/00 

со

Изобретение относится к вычислительной технике и может быть использовано при построении преобразователей в составе аппаратуры сопряжения цифровых устройств с полудуплексными каналами связи. Целью изобретения является повышение достоверности преобразования. Поставленная цель достигается тем, что в преобразователь последовательного кода в параллельный, содержащий три счетчика 3-5, первый и второй триггеры 1,2, генератор импульсов 6, регистр сдвига 12, два элемента И 13,14, элемент ИЛИ 7, элемент НЕ 11, дополнительно введены первый и второй дешифраторы и третий триггер 10. 2 ил.

ND

4;

4

Фи.гЛ

Изобретение относится к вычислительной технике и может быть использовано при построении преобразователей, входящих в состав аппаратуры сопряжения цифровых устройств с полудуплексными двухпроводными каналами связиi

Целью изобретения является повышение достоверности преобразования.

На фиг. 1 приведена блок-схема преобразователя; на фиг. 2 - временная диаграмма, поясняющая работу преобразователя.

Преобразователь последовательного кода в параллельный содержит первый 1 и второй 2 триггеры, счетчики 3-5, генератор 6 импульсов, элемент ИЛИ 7, первый 8 и второй 9 дешифраторы, третий триггер 10, элемент НЕ 11, регистр 12 сдвига, первый 13 и второй 14 элементы И. Кроме того, преобразователь имеет информационные входы 15 и 16, информационные выхо- да.1 17, управляющий выход 18, контрольный выход 19 нарушения длины слова и контрольный выход 20 превышения паузы.

Преобразователь последовательного кода в параллельный работает следу- ющи м образом.

На первый 15 и второй 16 информационные входы поступают сигналы из полудуплексного двухпроводного, канала связи. На временной диаграмме (фиг. 2) показаны временные соотношения между входными сигналами и биполярными сигналами канала связи. .Для передачи каждого бита необходимо время, равное 4Т. Информационные слова, разрядность которых, например равна 11, следуют во времени друг за другом через интервал времени, например, равный 8Т, где Т - длительность положительного или отрицательного импульсов.

Преобразователь начинает работать только при поступлении из канала связи информационного слова с битом 1 в первом разряде, при этом последовательно устанавливаются в состояние 1 триггеры 1 и 10, а на выходе элемента ИЖ 7 вырабатывается сигнал который поступает на вход регистра 12 сдвига, производя в нем сдвиг информации, воздействует через элемент И 14 на счетный вход счетчика 4 и разрешает работу счетчика 3 под воздействием импульсов генератора 6

0

5

0

5

0

5

0

5

0

5

В конце приема бита 1 сигнал с выхода счетчика 3 устанавливает триггер 1 в состояние 1. При отсутствии сигнала на выходе элемента ИЛИ 7 работает элемент НЕ 11, который производит сброс счетчика 3. При приеме битов О преобразователь работает аналогично, однако на информационный вход регистра 12 поступает нулевое значение сигнала, В момент приема последнего бита информационного слова на выходе счетчика 4 устанавливается код, соответствующий числу И, в результате чего на управляющем выходе 18 формируется сигнал для считывания информации, введенной в регистр 12. Преобразователь автоматически возвращается в исходное состояние при отсутствии сигналов на входах 15 и 16 в течение времени, равном 8Т. За это время код на выходе счетчика 5 достигает значения, при котором на выходе дешифратора 9 появляется сигнал для установки -в состояние О счетчика 4 и триггера 10.

Преобразователь также возвращается в исходное состояние, если число поступивших на его входы битов менее 11. В этом случае элемент И 13 выдает сигнал на контрольный выход 20, так как на первый вход его поступает сигнал разрешения с выхода дешифратора 8, а на второй вход - сигнал с второго выхода дешифратора 9.

Сигнал на контрольном выходе 19 вырабатывается в случае поступ- пения на входы 15 и 16 преобразователя более одиннадцати битов.

Форм у л а изобретения

Преобразователь последовательного кода в параллельный, содержащий три счетчика, генератор импульсов, регистр сдвига, первый и второй элементы И, -элемент ИЛИ, элемент НЕ, первый и второй триггеры, первые единичные входы которых являются соответственно первым и вторым информационными входами преобразователя, информационные выходы которого соединены с выходами регистра сдвига,. вход сдвига которого соединен с выходом элемента ИЛИ, с входом разрешения счета первого счетчика, входом сброса второго счетчика и с входом элемента НЕ, выход которого соединен с входом сброса первого счетчика и входом разрешения счета второго счетчика, счетный вход которого соединен с выходом генератора импульсов и со счетным входом первого счетчика, выход которого соединен с входами сброса первого и второго триггеров, вторые единичные входы которых соединены соответственно с инверсными выходами второго и первого триггеров, прямые выходы которых соединены соответственно с первым и вторым входами элемента ИЛИ, прямой выход первого триггера соединен с информационным входом регистра сдвига, отличающийся тем, что, с целью повышения достоверности преобразования, в него введены первый и второй дешифраторы и третий триггер, единичный выход которого соединен с первым входом первого элемента И, второй вход которого соединен с вы„/ .

П ЛгпР- Ъ-иГКР-Лтходом элемента ИЛИ, а выход первого элемента И соединен со счетным входом третьего счетчика, вход сброса которого соединен с выходом окончания приема второго дешифратора и входом сброса третьего триггера, единичный вход которого соединен с прямым выходом первого триггера, выходы второго и третьего счетчиков соответственно соединены с входами второго и первого дешифраторов , выход превышения паузы и ин- версц 1й выход которых соединены соответственно с первым и вторым входами второго элемента И, выход которого является контрольным выходом превьппения паузы преобразователя, управляющий выход которого соединен

с управляющим выходом первого дешиф- ратора, выход нарушения длины слова которого соединен с контрольным выходом нарушения длины слова преобразователя.

,о 1

f If

.0 t