Устройство для вычисления полиномов Советский патент 1988 года по МПК G06F7/544 

(Л

с

Изобретение относится к вычислительной технике и может быть использовано в информационно-измерительных системах. Цель изобретения - уменьшение аппаратурных затрат. С этой целью в устройство, содержащее сумматоры 1-9 и блоки 11 -15 памяти, введен блок 10 памяти. I ил.

со 00

Oi

;о ;о

Изобретение относится к вычислитель- йой технике и может быть использовано в информационно-измерительных системах. ; Цель изобретения - уменьшение аппаратурных затрат.

На чертеже приведена функциональная схема устройства для вычисления полинома 5-й степени.

Схема содержит сумматоры 1 -10 и блоки 11 -15 памяти.

I Представление х, а, z выглядит следую- шим образом:

{ а„ + а, х+ + + + , xi Х2, ..., Хг,

, а а2, ..., а/,

()

2 0, Z, Z2

х„; .

ZM,

ре х„ а,-, z,Me{0,1}, N, К, М - числа раз- представления аргумента и функции; Х| - первые Е разрядов аргумента х; Х2 - (N-Оразрядов аргументов х, где .

j Устройство выполняет преобразование

1|ида

+ b|(Xi)+b2{X2)+b3(X|-fX2)+b4(2x,+ -||-X2)+b5(x,-Х2)+Ьб(2х,-Х2)(2)

Выражение (2) получено преобразова- выражения (1) в виде z ao+ai{xi4- -Ьх22- )+а2(х,+Х22- )2+аз(х,+Х22- )Ч -|-a4(xi-f Х22 ) +a5(xi+X22- ) заменой на эквивалентные выражения и группировкой членов ряда с одинаковыми коэффициентами.

Сумматоры I-4 вычисляют выражения Xi4-X2; 2xi4-X2; xi-Х2; 2xi-Х2, которые до- лшожаются на соответствующие константы Ьз-Ьб в блоках 13-16 памяти, на выходах блоков 11 -13 памяти формируются выра- |{ения Ь|(х|) и Ь2(х2). Константа bo поступает на последний вход многовходового сумматора.

Быстродействие устройства рассчитыва- е1тся по формуле (; n/2 -flog2(n+l)b+t«),

где.

перехода

t

-время комбинационного на сумматоре;

-время комбинационного перехода в блоке памяти.

Суммарные затраты равны Q+V. N/2- QCM, где Ос1й затраты на один

разряд сумматора;

V(n+2). ность блоков памяти.

М, где М - разрядO

5

0

5

5

Формула изобретения

Устройство для вычисления полиномов, содержащее многовходовой сумматор, (п-1) блоков памяти (п-ближайшее четное целое число, большее или равное степени полинома) и (п-2) сумматоров, выходы с первого по (п-2) -и которых соединены с адресными входами с первого по (п-2)-и блоков памяти соответственно, выходы с первого по (п-1)-й которых соединены с первого по (п-1)-й входами многовходового сумматора, выход которого является выходом устройства, вход старших разрядов аргумента которого соединен с входами первого слагаемого с первого по (п- -2)-и сумматоров и адресным входом (п- - 1) -го блока памяти, отличающееся тем, что с целью уменьшения аппаратурных затрат, в него введен п-й блок памяти, выход которого соединен с п-м входом многовходового сумматора, ()-й вход которого является входом константы устройства, вход младших разрядов которого соединен с адресным входом п-го блока памяти, входом второго слагаемого (п-2)-го сумматора, и инверсным входом второго слагаемого (п- -2(/2 сумматора, вход заема которого соединен с входом логической «1 устройства, вторые входы с (п-3)-го по {п-2)/2)-f 11-й и с (п-2)/2) -1 по первый сумматоров соединены с выходами с (п-2)-го по (п-2)/2}+2 -й и с (п-2)/2 по второй сумматоров соответственно.