Устройство демодуляции двоичных сигналов Советский патент 1988 года по МПК H04L27/227 

Изобретение относится к электросвязи и может использоваться в системах передачи дискретной информации по каналам связи с межсимвольной интерференцией и аддитивным шумом.

Цель изобретения - повышение быстродействия.

На Чертеже изображена структурная электрическая схема предлагаемого устройства.

.Устройство содержит преобразователь входного сигнала, п блоков 2 обработки, каждый из которых состоит из формирователя 3 сигнала последействия, первого блока 4 вычитания, линии 5 задержки, блока 6 оценки импульсной реакции, формирователя 7 опорных сигналов, второго вычислительного блока 8, блока 9 частичных сумм, формирователя 10 пороговьк сигналов, BTOpoi o блока 11 вычитания первого вычислительного блока 12, сумматора-накопителя 13, инвертора 14 и коммутатора 15, а также сумматор 16, блок 17 управления, дискриминатор 18 уровня, блок 19 памяти и регистр 20 сдвига.

I Устройство работает следующим образом.

Сигнал с выхода канала связи поступает на блок 1 преобразования входного сигнала,в котором осуществляются операции дискретизации в случае дискретно-аналоговой обработки, и аналого-цифрового преобразования в случае 1т,ифровой обработки сигналов.

2F ,

--- выходов,

где Р - полоса частот принимаемого видеосигнала, V - скорость передачи; скобки Г Т означают большую целую часть. С выхода блока 1 на вход соответствующего блока 2 обработки сигнала поступают отсчеты сигнала Z(t), взятые через один тактовый интервал

I « .L

V

отсчеты входного сигнала поступают на первый вход блока 4 вычитания, на второй вход которого поступают сигналы с формирователя 3 сигнала последействия, в котором формируется сигнал от предыдущих Посылок; решение о которых принято ранее:

Г 2F 1 .Этот блок имеет п | ---|i

В каждом блоке 2 обработкиM-f

nOCAC(V

ZI a,S(t+iT)

lr1

а, Е H,-Ij,

т.е. на выходе блока 4 присутствует

М-1„

сигнал Z (t) Z(t)-XI ajS(t+iT),

i-1

который поступает на вход линии 5 задержки, с выходов которой отсчеты сигнала поступают на блок 6 оценки импульсной реакции и на первый вход вычислительного блока 12, в котором производится операция вычисления скалярного произведения

1. Z (t)S(t-iT)dt

0

5

D

5

0

5

0

5

на сдвинутые реализации оценки импульсной реакции S(t-iT), которые поступают на второй вход вычислительного блока 12 с выхода формирователя 7 опорных сигналов. Эти же реализации поступают на вычислительный блок 8, в котором вычисляются элементы треугольной матрицы fc.

g S(t-iT)S(t-jT)dt,

о которые поступают на первьй вход

блока 9 частичных сумм, в котором на первом шаге производится простое суммирование всех элементов матрицы, что соответствует начальной нулевой комбинации (а ( 0), т.е. производится отображение последовательностей , состоящих из о и 1, в последовательность, состоящую из +1 и -1, по следующему правилу: О - + 1; .

В дальнейшем из элементов g ,- на каждом шаге перебора вариантов формируют новую частичную сумму, умножают ее на два (при цифровой реализации это соответствует сдвигу на один разряд в сторону старшего разряда), инвертируют и прибавляют к предьщуще- му значению.

На второй вход блока 9 подаются управляющие сигналы от блока 17 управления, в соответствии с которым формируются новые частичные суммы. С выхода формирователя 10 порога сигнал а ц-G - al подается на первый вход блока 11. С выхода вьпислитель- ного блока 12 значения I;, которые являются компонентами вектора I, считьшаются в процессе перебора в сумматор-накопитель 13, на управляющий вход которого поступашт управляющие сигналы, такие же как на блок 9 частичных сумм. Результат сумми- М-1

рования а-1 51 а- Z (t)S(t-iT)dt

1 I -

1 0

подается на инвертор 14 и на первый вход коммутатора 15, на второй вход которого подается инверсное значение

Зк IС выхода коммутатора 15 сигнал поступает на второй вход блока 11, на выходе которого формируется разность

ёк 1 §.-G

-Л

На управляющий вход коммутатора 15 с блока 17 управления поступает тактовая частота. При одной полярнос .ти импульсов на выход коммутатора 15 проходит прямое значение а 1, а

при другой полярности - инверсное значение. Сигнал разности с выхода блока 11 поступает на сумматор 16, на другие входы которого поступают аналогичные сигналы разности с других блоков 2 обработки. Результат суммирования подается на дискриминатор 18 уровня, в котором производится сравнение с ранее вычисленным значением. Если новое значение меньше предьщу1т его, то это число запоминается в дискриминаторе 18 уровня, а на его выходе появляется управляющий сигнал, разрешающий запись в блок 19 памяти кодовой комбинации, при которой получено данное меньшее значение . Для определения значения комбинации а ц (прямого или инверсного на второй управляющий вход ячейки блока 19 памяти подается тактовая частота с блока 17 управления.

По окончании перебора значение старшего разряда а кодовой комбинации а ц перелисьюается в регистр 20 сдвига и подается на выход получател информации.

Формула изобретения

Устройство Демодуляции двоичных сигналов, содержащее преобразователь входного сигнала, сумматор, выходы которого соединены с входами дискриминатора уровня, блок управления, регистр сдвига и п каналов обработки, каждый из которых содержит пер0

5

0

вый блок вычитания, линию задержки, выходы которой соединены с первыми входами блока оценки импульсной реакции и первыми входами первого вы- числительного блока, выходы блока оценки импульсной реакции соединены с входами формирователя опорных сигналов, первые выходы которого соеди нены с первыми входами второго вычислительного блока, а вторые выходы - с вторыми входами первого и второго вычислительных блоков, выходы которых соединены соответственно с перйыми входами сумматора-накопителя и блока частичных сумм, выходы которого через формирователь пороговых сигналов соединены с первыми входами второго блока вычитания, выход преобразователя входного сигнала соединен с первыми входами блоков обработки, выходы регистра сдвига соединены с его вторыми входами, которыми являются вторые входы блока оценки им5 пульсной реакции, первые выходы блока управления соединены с третьими вхо- дами блоков обработки, которыми являются вторые входы сумматора-накопителя и блока частичных сумм, выходы второго блока вычитания являются выходами блоков обработки и соединены с входами сумматора, отличающееся тем, что, с целью повыше ния быстродействия, введены блок памяти, а в каждый блок обработки - инвертор, коммутатор и формирователь сигнала последействия, причем первые входы первого блока вычитания являются первыми входами блоков обработки,

д выходы блока оценку .импульсной реакции соединены с первыми входами формирователя сигнала последействия, вторые входы которого объединены с вторыми входами блока оценки ийпульсс ной реакции, а выходы соединены с вторыми входами первого блока вычитания, выходы которого подключены к входам линии задержки, вторые входы блока частичных сумм соединены с вторыми входами сзгмматора-накопителя, выходы которого непосредственно и через инвертор соединены с соответствующими входами коммутатора, выходы которого соединены с вторыми входами второго блока вычитания, вторые выходы блока управления соединены с первыми входами блока памяти, вторые входы которого соединены с выходами дискриминатора уровня, тактовый выход бло0

Б

0

5

513944576

ка управления соединен с соответст- ки, которьми являются управляющие, вующим входом блока памяти, а также входы коммутатора,при этом выход блока с четвертыми входами блоков обработ- памяти является выходом устройства .

Изобретение относится к электросвязи и может использоваться в системах передачи дискретной информации по каналам связи с межсимвольной интерференцией- и аддитивным шумом. Цель изобретения - повышение быстродействия. Устр-во содержит преобразователь 1 входного сигнала, п блоков 2 обработки, каждый из которых состоит из блоков 4 и 11 вычитания, линии 5 задержки, блока 6 оценки им пульсной реакции, формирователя (Ф) 7 опорных сигналов, вычислительных блоков 8 и 12, блока 9 частичных сумм, Ф 10 пороговых сигналов, сумматора- накопителя 13, а также сумматор 16, блок 17 управления, дискриминатор 18 уровня, регистр 20 сдвига. В уст- во введен блок 19 памяти, а в каждый блок 2 - инвертор 14, коммутатор 15 и Ф 3 сигнала последействий. 1-ил. с Ё