Устройство для разделения направлений передачи в дуплексных системах связи Советский патент 1988 года по МПК H04B1/52 H04L27/18 

00

со

о

00

о

00

139

тель адреса (ФА) 5, блоки 6, 10 памяти, генератор, блок 8 вычитания, cyt-i- .матор 9. Введены блоки 12 и П памяти, делитель 14, триггер 15, блок 16 вычитания, счетчик 17, пороговый блок 18. ФА 5 имеет блок памяти, постоянный запоминающий блок, сумматор и пороговый блок. После подключения к каналу связи производится кратковременное принудительное обнуление всех узлов. Начинается рабочий цикл, к-рый можно расчленить на три одновременно происходящих продесса: 1) постоянное формирование и корректировка оценок

отсчетов передаваемых сигналов (задействованы блоки 6 и 10, блок 8,сумматор 9 и ФА 5), 2) запоминание отсчетов передаваемых сигналов и суммы отсчетов передаваемых и принимаемых сигналов, поступающих во время первоначального Формирования оценок отсчетов передаваемого сигнала (задействована блоки 12 и 13, счетчик 17 и блок 18)| 3) компенсация отсчетов переда- ваемых сигналов в принимаемом суммарном сигнале (задействованы блок 16, блок 12, делитель 14, Устр-во явля- ется адаптивным). 1 з.п, ф-лы, 1 ил.

Изобретение относится к передаче данных. Цель изобретения - повышение пропускной способности. Уст-во содержит согласующий блок 1, коммутатор 2, ЦАП 3 и 11, АЦП 4, формирова

Изобретение относится к области передачи данных и может найти применение в дуплексных системах связи.

Цель изобретения - повышение пропускной способности.

На чертеже изображена структурно- электрическая схема устройства.

Устройство содержит входной согласующий блок ,1, коммутатор 2, первый цифроаналоговый преобразователь 3, аналого-цифровой преобразователь 4, формирователь 5 адреса, первый блок |6 памяти, генератор 7, первьй блок 8 вычитания, сумматор 9, второй блок 10 памяти, второй цифроаналоговый преобразователь 11, третий блок 12 памяти, четвертьй блок 13 памяти, делитель 14., триггер 15, второй блок 16 вычитания, счетчик 17 и пороговый блок 18, причем формирователь 5 адреса содержит блок 19 памяти, постоянный запоминающий блок 20, сумматор 21 и пороговьй блок 22.

Устройство работает следующим образом.

Яосле подключения к каналу связи по сигналу, поступающему от оконечного оборудования данных, производится кратковременное принудительное обнуление всех узлов устройства. После этого начинается рабочий цикл работы устройства. В этом режиме работу устройства можно расчленить на три одновременно происходящих процесса,,.

5

0

5

0

5

Первый процесс заключается в постоянном формировании и корректировке оценок отсчетов передаваемых сигналов. Он осуществляется с помощью первого 6 и второго 10 блоков памяти, первого блока 8 вычитания, сумматора 9 и формирователя 5 адреса.

Второй процесс заключается в запоминании отсчетов передаваемых сиг-.- налов и суммы отсчетов передаваемых и принимаемых сигналов, поступающих из канала связи во время первоначаль- lioro формирования оценок отсчетов передаваемого сигнала. Он осуществляется с помощью третьего 12 и четвертого 13 блоков памяти, счетчика 17 и порогового блока 18.

Третий процесс заключается в компенсации отсчетов передаваемых сигналов в принимаемом суммарном сигнале. Компенсация передаваемых сигналов осуществляется путем вычитания во втором блоке 16 вычитания из отсчетов суммы передаваемого и принимаемого сигналов, выводимого из соответствующей ячейки памяти третьего блока 12 памяти, оценки соответствующего уровня отсчета сигнала передатчика, снимаемой- с выхода делителя 14.

Суть первого процесса - процесса формирования оценки передаваемых сигналов заключается в следующем.

Пусть на вход входного согласующего блока 1 поступает некоторый ин- формационньй процесс п (t), подлежащий передаче. Из канала связи приходит сигнал у (с), который следует отделить от сигнала п (t). Сигнал п (t) пройдя входной согласующ1ш блок 1, дискретизируется по уровню и во времени. При этом каждый уровень отображается соответствующей двоичной комбинацией n(k/{t). Двоичные комбинации nj(kit) поступают на вход BTOporO цифроаналогового преобразователя 11, где сигнал n(k4t) превращается в выходной сигнал п (t). В общем случае из-за влияния подключенного канала связи выходной сигнал п (t) не равен входному сигналу п (t), т.е. п (t) 7 п (t) . Сумма сигналов п (t) Hy(t) (где у (t) - принимаемый сигнал) поступает на вход аналого-цифрового преобразователя 4, в котором она дискретизируется и превращается в сигнал х (kit) п (kAt) + у (kut). После этого сигнал х (kit) поступает на второй вход первого блока 8 вычитания и на вход первого блока 6 памяти. Первый блок 6 памяти выполнен секционированным, причем количество секций равно количеству двоичных комбинаций ni (kjt), отображающих передаваемый сигнал п (t),

Таким образом, если входной согласующий блок 1 выполнен к-разрядным, то число возможных комбинаций nj(kAt) при к 8 равно 256 (2 256). Следовательно, в данном случае первьш блок 6 памяти содержит 256 секций.

При этом в каждую секцию первого блока 6 памяти записывается соответствующая номеру данной секции величина отсчета передаваемого сигнала п (t). К примеру, пусть в первый момент на вход входного согласующего блока 1 поступает сигнал п (t), который превращается входным согласующим блоком 1 в комбинацию п () 128 10000000,, . Здесь подстроч- ные индексы обозначают основание системы счисления. I .

Сигнал (k,4t) превращается в п (t ) во втором цифроаналоговом преобразователе 11, складывается с сигналом, поступающим в данный момент из канала связи у (t,), превращается в сигнал X () n,jj () +y( в аналого-цифровом преобразователе 4,и записывается в 128-ю секцию первого блока 6 памяти. Причем каждая секция первого блока 6 памяти имеет длину MT k-разрядньгх ячеек, где К,

с Q л 5

0

0

коэффициент усреднения i-ro передаваемого уровня. Величина рассчитывается заранее, исходя из требуемого качества формирования оценки отсчетов передаваемых сигналов по формуле (4), я записывается в постоянном запоминающем блоке 20 до начала сеанса связи. Формирователь 5 адреса формирует адреса в каждой секции первого .бло ка 6 памяти, начиная с первого и кончая М, тем самым обеспечивая работу первого блока 6 памяти, выполненного на оперативном запоминающем устройстве с произвольной выборкой в режиме регистрового запоминающего устройства.

Таким образом, если на выходе входного согласующего блока 1 появляются М,- раз двоичные комбинации п,-(k t), равные по величине, то отклики канала связи на данные цифровые комбинации фиксируются в i-й секции первого блока 6 памяти по адресам, начиная с первого и кончая И.

Формирователь 5 адреса обеспечивает адресацию, начиная с единичной до М- .в каждой секции первого .блока .6 памяти. Это производится следующим образом. Пусть в первый момент на выходе входного согласующего блока Г появляется двоичная комбинация, равная ( t) 128 10000000 j. Данная двоичная комбинация указывает в блоке 19 памяти ячейку памяти с адресом, равным 128. Так как в первый момент времени блок 19 памяти обнулен, то на выходе последнего по адресу 128,о выводится нуль. Данный нуль в сумматоре 21 складьшается с логической единицей, поступающей на его второй вход. Результат суммирования, равный единице, указывает в первом блоке 6 памяти первую ячейку памяти в 128-й секции, откуда вначале считывается прежнее содержимое (т.е., нуль), а затем записывается значение x(k At) (k,At) + y (k,At). Логическая единица с выхода сумматора 21 затем сравнивается со значением , которое выводится из постоянного запоминающего блока 20 в пороговом блоке 22. В случае, если содержимое данной (128-й)ячейки памяти блока 19 памяти меньше значения М,д , выводимого из постоянного запоминающего блока 20, то на выходе порогового блока 22 появляется логический нуль. Если содержимое 128-й ячейки памяти блока 19

пвътти станет равным или превысит значение то на выходе порогового блока 22 появляется логическая единица и блок 19 памяти по адресу 128 обнуляется. Кроме того, результат суммирования - логическая единица с выхода сумматора 21 затем записывается в 128-10 ячейку памяти блока

19 памяти и хранится до тех пор, покаю ячейка памяти. Так как в первый мо- на выходе входного согласующего бло- ка 1 не появляется вновь двоичная

мент времени последний был обнулен, то при поступлении с выхода аналого цифрового преобразователя 4 первоЪо значения отсчетов суммарного переда ваемого и принимаемого сигналов, ра ного (k,it) + y(), который проходит через первьй блок 8 .вычита ния на вход сумматора 9, результат суммирования, равный п () + + у (k,it), записывается в 128-ю ячейку памяти второго блока 10 памя ти. После второго цикла работы во в ром блоке 10 памяти будет величина, равная: ri,j () + у, () +

цифровая комбинация, равная )

100000002

М2Й

Если данная цифровая комбинация вновь появляется на выходе входного согласующего блока 1, то из 128-й ячейки памяти блока 19 памяти выводится прежнее содержимое (т.е., единица), которая складывается в сумматоре 21 вновь с единицей. Результат суммирования, равный двум, вновь записывается по 128-Nry адресу в блок 19 памяти, указывает вторую ячейку в 128-ю секцию первого блока 6 памяти и сравнивает- ся вновь с M,jg в пороговом блоке 22 и т.д. Пусть . Тогда, после передачи 62 раз величины К (kit) на выходе сумматора 21 появляется число, разное 63 (62+1), которое ука зывает вновь в первом блоке 6 памя- -ТИ 63-ю ячейку памяти в 128-й секции откуда сначала считывается нуль,а затем записывается значениеп () +у„ (kgjAt). На выходе порогового блока 22 появляется логическая единица, которая обнуляет 128-ю ячейку памяти блока 19 памяти. После передачи 63 раза значения п () процесс повторяет ся, из первой ячейк памяти 128-й секции первого блока 6 памяти сн-ачала считывается ее содержимое, т.е. п,в () + у (), а

затем записывается значение п ,j(kg.jA t) + +Уез (kg At) и т.д.

Таким образом, формирователь 5 адреса в сочетании с первым блоком 6 памяти производит задержку и хранение отсчетов передаваемых и принимаемых отсчетов сигналов. Одновременно сумматор 9 совместно с вторым блоком 10 памяти производит накопление отсчетов передаваемых и принимаемых отсчетов сигналов. Работой второго блока 10 памяти управляет триггер 15 совместно с коммутатором 2. Цикл работы расчета оценок передаваемых сигналов разбит на два интервала. На первом интервале триггер 15 находит

ся в нулевом состоянии, тем самым выход входного согласующего блока 1 оказывается подключенным через коммутатор 2 к адресным входам второго блока 10 памяти. При появлении двоичного числа (к примеру 128) на выходе входного согласующего блока 1 во втором блоке 10 памяти указывается 128-.

ячейка памяти. Так как в первый мо-

5

0

30

45

мент времени последний был обнулен, то при поступлении с выхода аналого- цифрового преобразователя 4 первоЪо значения отсчетов суммарного передаваемого и принимаемого сигналов, равного (k,it) + y(), который проходит через первьй блок 8 .вычитания на вход сумматора 9, результат суммирования, равный п () + + у (k,it), записывается в 128-ю ячейку памяти второго блока 10 памяти. После второго цикла работы во втором блоке 10 памяти будет величина, равная: ri,j () + у, () +

+ n

(kg At)

УЗ () и т.д.

После передачи раз величины n,2jj (kit) ( б 3 в данном случае) получим:

еЗS3

P(x),,34k;it)4,y () (1) I -t .Ь1

При передаче случайного текста цифровые кбмбинации (k 4t) на выходе входного согласующего блока 1 появляются случайнь1м образом, независимо друг от друга. Поэтому отсчеты 3 принимаемого сигнала у () будут случайным образом распределены в первом блоке 6 памяти. Таким образом, можно считать, что отсчеты () характеризуются независимостью как между собой, так и между отсчетами сигнала передатчика n(). Поэтому дисперсия (мощность) второго слагаемого в уравнении (1) равна:

M,-.Pc,nf , (2)

где дисперсия отсчетов сигнала противоположной стороны или мощность сигнала, поступающего из канала связи PC,пр.

Мощность первого слагаемого (1), которое представляет полезный результат суммирования, равна:

РСОЕСГЙ.ПРА М -nl (). (3)

Отсюда можно найти R - отношение мощности полезного результата суммирования к мощности помехи, которая

обусловлена сигналом, поступающим из канала связи. Величина RJ характеризует качество сформированной оценки i-ro уровня сигнала передатчика:

р.-2

.

. М. -(4)

РЛ

i СОбСТв . ПРД

Рс.пр

-с.пр

Из уравнения (4) видно, что путем выбора соответствующего числа суммирования М,, которое затем фиксируется в постоянном запоминающем блоке 20, можно обеспечить сколь угодно высокое качество формирования оценки i-ro уровня сигнала передатчика. Приближенно можно считать,что при больших значениях М в i-й секции второго блока 10 памяти хранятся числа, в М- раз превышающие значения i-ro уровня сигнала передатчика, наблюдаемого на входе канала связи. Путем уменьшения в делителе 14 в М раз получаем оценки для каждого 1-го уровня сигналов передатчика.

Второй процесс - процесс накопления и хранения отсчетов передаваемых сигналов к суммы отсчётов передаваемых и принимаемых сигналов осуществляется с помощью третьего 12 и четвертого 13 блоков памяти, счетчика

17и порогового блока 18. В первый момент времени перечисленные блоки обнулены. На входы порогового блока

18подаются значения состояния счетзначение

N

пор

которое

е к

Nnop 2 (

М

I )

(5)

количество возможньк двоичных комбинаций на выходе входного согласующего блока 1J разрядность входного

Таким образом, как видно из описания второго процесса накопления

N

согласующего блока 1 и отсчетов передаваемого и принимаемого второго цифроаналогового преобразователя 11. Если состояние счетчика 17 меньше то на выходе порогового блока

сигналов, на период расчета оценки уровня передаваемого сигнала ()

пор

18 нуль, в противном случае появляется логическая единица, которая 50 принудительно обнуляет счетчик 17. Таким образом, коэффициент деления счетчика 17 равен .

В момент включения счетчик 17 обнулен, поэтому в третьем 12 и чет- вертом 13 блоках памяти указаны нулевые ячейки памяти. В четвертом блоке 13 памяти вначале считывается нуль.

производится запоминание принимаемых отсчетов сигнала совместно с передаваемыми отсчетами в третьем блоке 12 памяти. Б четвертом блоке 13 памяти производится запоминание последовательности передаваемых отсчетов п (k,.dt).

Третий процесс - процесс компенсации отсчетов передатчика в принимаемом сигнале заключается в следующем. Для расчета оценки передаваемого сигнала используются триггер 15 и комму

10

15

а затем записывается первое значение передаваемого сигнала n(k,t), а в третьем блоке 12 памяти также считывается нуль и записывается значение суммарного сигнала с выхода аналого- цифрового преобразователя 4 в первый момент времени, которое равно

X, (Цл t)n , (k, 4t)+y, (k.ut). (6)

Аналогично при формировании входным согласующим блоком 1 очередной цифровой комбинации,п() в чет- вертьщ блок 13 памяти записывается по второму адресу значение ngCkjdt), а в третий блок 12 памяти записывается по тому же адресу значение

) ) +

y,(k.

dt) (7)

20

25

30

35

4Q

и т.д. После достижения счетчиком 17 состояния Nf,(5p на выходе порогового блока 18 появляется логическая единица, которая принудительно обнуляет счетчик 17 и устанавливает вновь адреса в третьем 12 и четвертом 13 блоках памяти в нулевое состояние.

Из четвертого блока 13 памяти считывается значение, п (k, dt), а из третьего блока 12 памяти считывается значение ) ) + + У (k,At), которое подается на второй вход второго блока 16 вычитания. Значение n() с четвертого блока 13 памяти используется затем для вывода соответствующей .оценки передаваемого сигнала п(k-At) , которая хранится во втором блоке 10 памяти. После этого по нулевому адресу в четвертый блок 13 памяти записывается значение п (kAt), а в третий блок 12 памяти записывается значение

wnop( it) + y /nopOcAt).

Таким образом, как видно из описания второго процесса накопления

отсчетов передаваемого и принимаемого

отсчетов передаваемого и принимаемого

сигналов, на период расчета оценки уровня передаваемого сигнала ()

отсчетов передаваемого и принимаемого

производится запоминание принимаемых отсчетов сигнала совместно с передаваемыми отсчетами в третьем блоке 12 памяти. Б четвертом блоке 13 памяти производится запоминание последовательности передаваемых отсчетов п (k,.dt).

Третий процесс - процесс компенсации отсчетов передатчика в принимаемом сигнале заключается в следующем. Для расчета оценки передаваемого сигнала используются триггер 15 и коммутатор 2. Данные узлы совместно с делителем 14, вторым блоком 16 вычитания и первым цифроаналоговым преобразователем 3 позволяют скомпенсироват отсчеты передаваемых сигналов в принимаемом сигнале. Действительно,при расчете оценки передаваемого сигнала триггер 15 находится в нулевом состо йнин и подключает коммутатор 2 таким образом, что выход входного согласующего блока 1 оказывается подключенным к адресным входам второго блока 10 памяти. При компенсации отсчетов собственного передатчика в принимаемом сигнале триггер 15 следующим тактовым импульсом, поступающим от генератора 7, переходит в единичное состояние. Этим самым выход четвертого блока 13 памяти оказывается подключенньм через коммутатор 2 к адресным входам второго блока 10 памяти. Цифровая комбинация с выхода четвертого блока 13 памяти, соответствующая передаваемому отсчету n(), указывает адрес во втором блоке 10 памяти, в котором для данно цифровой комбинации рассчитана оценка передаваемого сигнала. Данная оценка считывается из второго блока 10 памяти.и поступает в делитель 14. Одновременно по другому на делитель 14 поступает также цифровая комбинация n(k, At) с выхода четвертого блока 13 памяти. Эта цифровая комбинация определяет коэффициент деления делителя 14. Данные коэффициенты деления рассчитьшаются по формуле (4), поэтом у в зависшчости от уровня передаваемого сигнала n-Ck-At) при фиксированной величине помехи делитель 14 имеет разные коэффициенты деления.

Выходной сигнал делителя 14 равен

А1 Г

nj (k,-At).(k,-At.)

м,- Z yf(k-At)

i

(8)

Далее полученная оценка передаваемого сигнала вычитает во втором блоке 16 вычитания из суммарного принимаемого и передаваемого сигналов 1этсчет передаваемого сигнала. Тем са- из суммы передаваемых и принимаемых сигналов компенсируется передаваемый сигнал, чем и отделяется тракт передачи от тракта приема.

Устройство является адаптивным.

5

0

5

0

5

0

5

0

Действительно, при изменении параметров канала связи изменяется и уровень передаваемого сигнала на входе канала связи, Однако через Mj тактов работы устройства отсчеты сигнала передатчика записаны в первом блоке 6 памяти. Происходит расчет оценки передаваемого сигнала, который хранится во втором блоке 10 памяти, и устройство подстраивается под изменившиеся параметры.

Формула изобретения

1, Устройство для разделения направлений передачи в дуплексных системах связи, содержащее первьй ци- фроаналоговый преобразователь, формирователь адреса, последовательно соединенные второй цифроаналоговьй преобразователь, аналого-цифровой преобразователь, первый блок памяти, первый блок вычитания, сумматор и второй блок памяти, последовательно соединенные генератор, входной согласующий блок и коммутатор, выход которого подключен к второму входу второго блока памяти, третий вход которого, а также второй вход первого блока памяти, второй вход аналого-цифрового преобразователя и первый вход формирователя адреса соеди- нены с выходом генератора, выход аналого-цифрового преобразователя под- |Ключен к второму входу первого блока вычитания, выход второго блока памяти подключен к второму входу сумматора, вход второго цифроаналогового преобразователя соединен с третьим входом первого блока памяти, о т л и- чающееся тем, что, с целью повышения пропускной способности,введены триггер, пороговый блок, третий блок памяти, последовательно соединенные счетчик, четвертый блок памяти, делитель и второй блок вычитания, второй вход и выход которого соединен соответственно с выходом третьего блока памяти и входом первого цифроаналогового преобразователя, выход генератора подключен к первому входу третьего блока,памяти, второму входу четвертого блока памяти, входу триггера и первому входу счетчика, выход которого подключен к второму входу третьего блока памяти и входу порогового блока, выход которого подключен к второму входу

11139080312

счетчика, выход входного согласующе- 2. Устройство по п. 1, о т л и- го блока подключен к входу второгочающееся тем, что формирова- цифроаналогового преобразователя,вто-тель адреса содержит последовательно рому входу формирователя адреса и vсоединенные постоянный запоминающий третьему- входу четвертого блока па-блок, пороговый блок, блок памяти и мяти, выход триггера подключен ксумматор, второй вход которого явля- второму входу коммутатора, третийется входом логической единицы, а вход которого соединен с выходом чет-выход подключен к вторым входам вертого блока памяти, выход форми- Юпорогового блока и блока памяти, тре- рователя адреса подключен к четвер-тий вход которого соединен с входом тому входу первого блока памяти,вы-постоянного запоминающего блока и яв- ход аналого-цифрового преобразователяляется вторым входом формирователя подключен к третьему входу третьегоадреса, первым входом и выходом ко- блока памяти, а выход второго блока 15торогю являются соответственно чет- памяти подключен к второму входу да-вертый вход блока памяти и выход сум- лителя.матора.