Двусторонний ограничитель уровня цифрового сигнала Советский патент 1988 года по МПК H03K5/01 

СП

СХ)

Изобретение может быть использовано при построении схем обработки цифрового сигнала в технике средств связи., Цель изобретения - расширение функциональных возможностей ограничителя. Ограничитель уровня цифрового сигнала содержит блок I сравнения, датчик 2 порогового значения, коммутатор 3 и шины 4, 5 и 8 входную,верхнего и нижнего уровней ограничения. Введение элемента 6 задержки и селектирующего регистра 7 обеспечивает ограничения как верхнего, так и нижнего уровня сигнала. При этом уровни ограничения могут быть заданы произвольно или даже изменяться в соответствии с заданной зависимостью непосредственно в процессе работы ограничителя. I ил.

Изобретение может быть использовано в промышленности средств связи и предназначено для использования в радиотехнических установках различного назначения, в частности при построении схем обработки цифрового ИКМ сигнала в технике средств связи.

Цель изобретения - расширение функциональных возможностей за счет обе- спечения одновременного ограничения как верхнего, так и нижнего уровня сигнала.

На чертеже приведена блок-схема двухстороннего ограничителя.

Ограничитель уровня цифрового сигнала содержит блок 1 сравнения, датчик 2 порогового значения, коммутатор 3, первые входы блока сравнения и коммутатора 3 соединены между собой и подключены к первым входньм шинам 4, второй вход коммутатора 3 соединен с первым выходом датчика 2 порогового значения, второй выход которого соединен с вторым входом блока 1 сравнения, выход которого соединен с первым управляющим входом коммутатора 3, первый вход датчика 2 порогового значения подключен к шинам 5 верхнего уровня ограничения, эле- мент 6 задержки, селектирующий регистр 7, а второй вход датчика 2 порогового значения подключен к шинам 8 нижнего уровня ограничения, вход элемента 6 задержки подключен к вы- ходу блока 1 сравнения, выход - к второму управляющему входу коммутатора 3, третий вход которого соединен с третьим выходом датчика 2 порогового значения, а выход - с входом селек тнрующего регистра 7, выход которого соединен с выходной шиной 9, тактовая .шина 10 подключена к синхронизирующему входу элемента 6 задержки, датчику 2 порогового значения и селектирующему регистру 7.

1

Ограничитель работает следующим образом.

Каждый из отсчетов п-разрядного сигнала, который подается на первые входные шины 4 двухстороннего ограничителя уровня цифрового сигнала, сравнивается блоком 1 сравнения сначала с одним, а затем с другим уровнями ограничения. Сигналы с уровнями нижнего и верхнего ограничения поступаю на блок 1 сравнения с датчика 2 порогового значения поочередно. При этом

0

5

0 5 0 5 0 5

0

в течение первой половины длительности отсчета датчик 2 порогового значения задает, например, нижний уровень ограничения с шин 8 нижнего уровня ограничения, а в течение второй половины - верхний уровень ограничения с шин 5 верхнего уровня ограничения. Результаты сравнения - логический О,или 1, что соответствует значению Больше или Меньше, через элемент 4 задержки, а также непосредственно с выхода блока 1 сравнения поступают на первый управляющий вход, который управляет коммутацией, образуя двухразрядный двоичный код. Параметры элемента 4 задеряки выбраны так, что задержка сигнала на нем равна половине длительности отсчета, и во время второй половины длительности отсчета код управления коммутацией коммутатора 3 в своем первом разряде содержит текущий результат сравнения входного сигнала с сигналом, равным нижнему уровню ограничения, а во втором разряде - предыдущий результат сравнения входного сигнала с сигналом, равным верхнему уровню .ограничения. Таким образом, в этот момент времени на выход коммутатора 3 в соответствии с кодом управления поступает либо входной сигнал, либо один из уровней ограничения. В это же время в конце второй половины длительности отсчета производится выборка сигнала с выхЬда коммутатора 3 в селектирующий регистр 7.

Положим, для определенности, что величина отсчета входного сигнала А меньше нижнего уровня ограничения В , отсчета А, ;, лежит между верхним и нижним уровнями ограничения и отсчета А J. больше верхнего уровня ограничения С ; . . Иначе это можно представить в виде .

А ,-,В ;, Ci, ; (1) В , ; ф, А ,,i + , «1 C,, 5 (2)

В i г ч +г A.2

(3)

5

Сигнал А должен сравниваться с блоком 1 сравнения вначале с сигналом В, а затем с сигналом С, которые поступают от датчика 2-поочередно.

Тогда на выходе блока 1 сравнения возникнут следующие логические состояния: для улучая (J) Ъ,-., 0, с,-, 0; для случай (2) Ь,;, 1, с;,;, 0; для случая (3) Ь,, 1, с;+ 1, где

b; и и А

- результат сравнения А

соответственно.

Входной сигнал линии 4

5

повторяется на ее выходе равной половине длительности отсчета А j .

При этом код 01 на входе управления коммутацией коммутатора 3 должен соответствовать подключению входной шины А на выход коммутатора, а код 11 и 00 - шин В и С соответственно.

Селектирующий регистр 7 выбирает каждый второй отсчет с выхода коммутатора 3 при помощи тактовой частоты сопровождающей входной сигнал, и на его выход, который одновременно является выходом всего устройства, последовательно поступают отсчеты В; ,

А;, Aj.i , С147 т.е. оба отсчета Вход- 20

U01580

с В- Кроме того, преимуп1еством ограничителя является малое время, требуе- задержки с задержкой.

15

1

ного

сигнала А

и А

142

уровень комое на обработку входного сигнала (не более длительности одного отсчет входного сигнала), что также немаловажно в ряде практических случаев применения ограничителя.

10 Формула изобретения

Двухсторонний ограничитель уровня цифрового сигнала, содержащий блок сравнения, датчик порогового значени и коммутатор, первые входы блока срав нения и коммутатора соединены между собой и подключены к первым входным шинам, второй вход коммутатора соединен с первым выходом датчика порогового значения, второй выход которого соединен с вторым входом блока сравнения, выход которого соединен с первым управляющим входом коммутатора, первый вход датчика порогового значения подключен к шинам верхнего уровня ограничения, отличающий- с я тем, что, с целью расширения функциональных возможностей, в него введены элемент задержки и селектирующий регистр, а второй вход датчика порогового значения подключен к шинам нижнего уровня ограничения, вход элемента задержки подключен к выходу блока сравнения, выход - к второму управляющему входу коммутатора, третий вход которого соединен с третьим выходом датчика порогового- значения, а выход - с входом селектирующего регистра, выход которого соединен с выходной шиной, тактовая шина подключена к синхронизирующему входу элемента задержки, датчику порогового значения и селектирующему регистру.

торых выходит за пределы установленного диапазона изменения уровня сигнала, заменяются отсчетами с соответствующими уровнями ограничения.

Использование новых элементов - линии задержки и селектирующего регистра, отличает предлагаемый двухсторонний ограничитель уровня циф - рового сигнала от известного так как позволяет ограничивать уровень сигнала не только снизу, но и сверху. В результате, расщиряется область ограничения цифрового сигнала, что увеличивает сферу применения ограничителя и устраняет необходимость использовать несколько ограничителей.

Уровни ограничения в предлагаемом двухстороннем ограничителе уровня цифрового сигнала могут быть заданы произвольно или даже изменяться в соответствии с заданной зависимостью непосредственно в процессе его работы.

Кроме того, преимуп1еством ограничителя является малое время, требуе-

мое на обработку входного сигнала (не более длительности одного отсчета входного сигнала), что также немаловажно в ряде практических случаев применения ограничителя.

10 Формула изобретения

0

5

Двухсторонний ограничитель уровня цифрового сигнала, содержащий блок сравнения, датчик порогового значения и коммутатор, первые входы блока сравнения и коммутатора соединены между собой и подключены к первым входным шинам, второй вход коммутатора соединен с первым выходом датчика порогового значения, второй выход которого соединен с вторым входом блока сравнения, выход которого соединен с первым управляющим входом коммутатора, первый вход датчика порогового значения подключен к шинам верхнего уровня ограничения, отличающий- с я тем, что, с целью расширения функциональных возможностей, в него введены элемент задержки и селектирующий регистр, а второй вход датчика порогового значения подключен к шинам нижнего уровня ограничения, вход элемента задержки подключен к выходу блока сравнения, выход - к второму управляющему входу коммутатора, третий вход которого соединен с третьим выходом датчика порогового- значения, а выход - с входом селектирующего регистра, выход которого соединен с выходной шиной, тактовая шина подключена к синхронизирующему входу элемента задержки, датчику порогового значения и селектирующему регистру.

5

0

5

0